JPH0476133B2 - - Google Patents
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- JPH0476133B2 JPH0476133B2 JP60246110A JP24611085A JPH0476133B2 JP H0476133 B2 JPH0476133 B2 JP H0476133B2 JP 60246110 A JP60246110 A JP 60246110A JP 24611085 A JP24611085 A JP 24611085A JP H0476133 B2 JPH0476133 B2 JP H0476133B2
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- 230000000295 complement effect Effects 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 description 10
- 229930186371 GBB Natural products 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/507—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using selection between two conditionally calculated carry or sum values
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3876—Alternation of true and inverted stages
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Description
【発明の詳細な説明】
（技術分野）
本発明は、一般的にはデイジタルLSI回路に関
し、更に詳細には非常に高速の32ビツト・デイジ
タル加算器に関する。
し、更に詳細には非常に高速の32ビツト・デイジ
タル加算器に関する。
（背景技術）
２進加算器はデイジタル・コンピユータの基本
的ビルデイング・ブロツクであるので、デイジタ
ル・コンピユータのスピードは、そこに含まれる
２進加算器が動作できるスピードによつて制限さ
れる。32ビツト加算器が動作するスピードは、32
ビツト・コンピユータにおいて特に重要である。
第１加算器のキヤリイ・アウトCOUTを相補的（コ
ンプリメンタリ）第２加算器のキヤリイ・イン
CINとして使用し、インバータ段に関連の遅延を
除去することによつて、キヤリイ信号の伝搬速度
を上昇させることができることは知られている。
しかし、16個の二重加算器アレイを使用する32ビ
ツト加算器においては、動作速度は、主に、加算
器ブロツクを通してCOUTを発生させるときに生じ
る遅延によつて制限される。その理由は、各ブロ
ツクからのCOUT信号は、それより前のすべてのブ
ロツクのCOUT信号が発生された後でなければ発生
されないからである。即ち、従来技術によれば、
32ビツト加算器を構成する加算器ブロツクの各々
からの適正なCOUT信号は同時には発生されない。
的ビルデイング・ブロツクであるので、デイジタ
ル・コンピユータのスピードは、そこに含まれる
２進加算器が動作できるスピードによつて制限さ
れる。32ビツト加算器が動作するスピードは、32
ビツト・コンピユータにおいて特に重要である。
第１加算器のキヤリイ・アウトCOUTを相補的（コ
ンプリメンタリ）第２加算器のキヤリイ・イン
CINとして使用し、インバータ段に関連の遅延を
除去することによつて、キヤリイ信号の伝搬速度
を上昇させることができることは知られている。
しかし、16個の二重加算器アレイを使用する32ビ
ツト加算器においては、動作速度は、主に、加算
器ブロツクを通してCOUTを発生させるときに生じ
る遅延によつて制限される。その理由は、各ブロ
ツクからのCOUT信号は、それより前のすべてのブ
ロツクのCOUT信号が発生された後でなければ発生
されないからである。即ち、従来技術によれば、
32ビツト加算器を構成する加算器ブロツクの各々
からの適正なCOUT信号は同時には発生されない。
（発明の概要）
前述の如き従来技術に鑑み、本願発明の目的
は、COUT信号の伝搬に関連する遅延が著しく減少
される、非常に高速の32ビツト・デイジタル加算
器を提供することである。
は、COUT信号の伝搬に関連する遅延が著しく減少
される、非常に高速の32ビツト・デイジタル加算
器を提供することである。
本発明の前記目的及び他の目的は、各々が４ビ
ツトの８個のブロツクから成る32ビツト加算器を
提供することによつて達成される。第１の、即ち
入力ブロツクは４ビツト加算器段からなり、残り
の７個のブロツクの各々は一対の４ビツト加算器
段から成りその各ブロツクの一方の加算器段は推
測的に論理レベル１のキヤリイ・イン信号を有し
他方の加算器段が論理レベル０のキヤリイ・イン
信号を有し、それによつてすべてのブロツクが同
時に適切なキヤリイ・アウト信号を伝送すること
が可能となる。後方の７個のブロツクには適切な
スイツチが設けられ、どのキヤリイ・アウト信号
対が利用されるかを選択する。
ツトの８個のブロツクから成る32ビツト加算器を
提供することによつて達成される。第１の、即ち
入力ブロツクは４ビツト加算器段からなり、残り
の７個のブロツクの各々は一対の４ビツト加算器
段から成りその各ブロツクの一方の加算器段は推
測的に論理レベル１のキヤリイ・イン信号を有し
他方の加算器段が論理レベル０のキヤリイ・イン
信号を有し、それによつてすべてのブロツクが同
時に適切なキヤリイ・アウト信号を伝送すること
が可能となる。後方の７個のブロツクには適切な
スイツチが設けられ、どのキヤリイ・アウト信号
対が利用されるかを選択する。
（実施例の説明）
本発明を以下実施例に従つて詳細に説明する。
図面を参照する前に、図面（特に第１図）は簡
略化され、同様に構成される加算器ブロツクのう
ち最初のものだけが詳細に示されていることに注
意すべきである。更に、各加算器ブロツクに使用
される加算器は昭和60年９月10日に出願された
「全加算器回路」（特願昭60−200415）に示される
加算器と同様のものであるが、他のあらゆる既知
の加算器を使用することも可能である。
略化され、同様に構成される加算器ブロツクのう
ち最初のものだけが詳細に示されていることに注
意すべきである。更に、各加算器ブロツクに使用
される加算器は昭和60年９月10日に出願された
「全加算器回路」（特願昭60−200415）に示される
加算器と同様のものであるが、他のあらゆる既知
の加算器を使用することも可能である。
第１図を参照すると、本発明による32ビツト加
算器２０が示され、該加算器は８個のブロツク
Ａ，Ｂ，Ｃ１，…，Ｃ６から成り、その各々は４
つの和出力信号を供給して必要とする32ビツトを
形成する。
算器２０が示され、該加算器は８個のブロツク
Ａ，Ｂ，Ｃ１，…，Ｃ６から成り、その各々は４
つの和出力信号を供給して必要とする32ビツトを
形成する。
ブロツクＡは４ビツト加算器Ａ１から成り、こ
の加算器は入力信号X1〜X4及びY1〜Y4、とキヤ
リイ・イン信号CINとを受けて、４つの和出力S1
〜S4を発生する。ここでS1＝X1Y1CINであ
る。４ビツト加算器A1はキヤリイ・アウト信号
AA及び反転キヤリイ・アウト信号を発生す
る。
の加算器は入力信号X1〜X4及びY1〜Y4、とキヤ
リイ・イン信号CINとを受けて、４つの和出力S1
〜S4を発生する。ここでS1＝X1Y1CINであ
る。４ビツト加算器A1はキヤリイ・アウト信号
AA及び反転キヤリイ・アウト信号を発生す
る。
第２Ａ図を参照すると、一対の加算器１０，１
０′と一対の加算器２０，２０′とが相互接続さ
れ、４ビツト加算器Ａ１を形成する。ここで、加
算器１０，１０′は前記特願昭60−200415の第１
図に示される加算器と同じもので、加算器２０，
２０′はその第２図に示される加算器と同一であ
る。前記特許出願に詳述されるように、加算器１
０（又は加算器１０′）は、Ｘ，及びCIN入力信
号に応答して和Ｓ及び反転キヤリイ・アウトOU
Ｔ信号を発生し、加算器２０（又は加算器２０′）
は、加算器１０（又は加算器１０′）とコンプリ
メンタリで、Ｘ，Ｙ及びIN入力信号に応答して
反転和及びキヤリイ・アウトCOUT信号を発生す
る。適正な信号を加算器１０，１０′において得
るため、インバータ１０Ｙ，１０Y′（第１図には
示さず）は、図示の如く、Y1及びY3ラインに接
続される。この状態において、Ｘ及びＹ信号がレ
ジスタ（図示せず）から取られる場合には、1，
Ｙ3信号はそのレジスタの適切な段のコンプリメ
ンタリ出力から直接取ることができ、それによつ
てインバータ１０Ｙ，１０Y′が必要なくなる。
加算器２０，２０′から適切な和信号を得るため、
インバータ２０Ｓ，２０S′（第１図には示さず）
は加算器２０，２０′の和出力ラインに接続され
る。加算器２０′のCOUT信号はAA信号（第１図）
に対応する。信号（第１図）は加算器２０′
のCOUTをインバータ２２を通過させることによつ
て得られる。ブロツクＢへのCINが論理１レベル
の場合、信号AAは論理１レベルで（信号は
論理０レベル）、ブロツクＢへのCINが論理０レベ
ルの場合、信号は論理１レベル（信号AAは
論理０レベル）であることがわかる。
０′と一対の加算器２０，２０′とが相互接続さ
れ、４ビツト加算器Ａ１を形成する。ここで、加
算器１０，１０′は前記特願昭60−200415の第１
図に示される加算器と同じもので、加算器２０，
２０′はその第２図に示される加算器と同一であ
る。前記特許出願に詳述されるように、加算器１
０（又は加算器１０′）は、Ｘ，及びCIN入力信
号に応答して和Ｓ及び反転キヤリイ・アウトOU
Ｔ信号を発生し、加算器２０（又は加算器２０′）
は、加算器１０（又は加算器１０′）とコンプリ
メンタリで、Ｘ，Ｙ及びIN入力信号に応答して
反転和及びキヤリイ・アウトCOUT信号を発生す
る。適正な信号を加算器１０，１０′において得
るため、インバータ１０Ｙ，１０Y′（第１図には
示さず）は、図示の如く、Y1及びY3ラインに接
続される。この状態において、Ｘ及びＹ信号がレ
ジスタ（図示せず）から取られる場合には、1，
Ｙ3信号はそのレジスタの適切な段のコンプリメ
ンタリ出力から直接取ることができ、それによつ
てインバータ１０Ｙ，１０Y′が必要なくなる。
加算器２０，２０′から適切な和信号を得るため、
インバータ２０Ｓ，２０S′（第１図には示さず）
は加算器２０，２０′の和出力ラインに接続され
る。加算器２０′のCOUT信号はAA信号（第１図）
に対応する。信号（第１図）は加算器２０′
のCOUTをインバータ２２を通過させることによつ
て得られる。ブロツクＢへのCINが論理１レベル
の場合、信号AAは論理１レベルで（信号は
論理０レベル）、ブロツクＢへのCINが論理０レベ
ルの場合、信号は論理１レベル（信号AAは
論理０レベル）であることがわかる。
ここで再び第１図を参照すると、ブロツクＡか
らのAA及び出力は論理回路網１７への２つ
の入力信号として与えられる。AA信号は、ま
た、一対のトランスミツシヨン・スイツチGBB
及びGBAの一方を選択動作させる制御信号とし
ても与えられる。簡単に前述したように、32ビツ
ト加算器の第２ブロツクＢは一対の４ビツト加算
器BB及びBAを含んでいる。４ビツト加算器BB
には反転キヤリイ・インIN入力（即ち、キヤリ
イ・イン入力（図示せず）がグランドに結合され
る）即ち論理レベル０が与えられる。容易に理解
できるように、４ビツト加算器BBは、(a)加算器
１０，２０（第２Ａ図）と加算器１０′，２０′
（第２Ａ図）とを交換し、(b)インバータ１０Ｙ，
１０Y′，２０Ｓ，２０S′の加算器１０，２０，１
０′，２０′に対する位置をそのままにし、(c)イン
バータ２２を除去する、ことによつて、第２Ｂ図
に示す４ビツト加算器から形成される。４ビツト
加算器BBは、Ｘ，Ｙ及びIN信号に応答して、
４つの和信号及びCOUTを発生する（GBB）。４ビ
ツト加算器BAには、非反転キヤリイ・インCIN信
号が与えられる（即ち、キヤリイ・イン入力（図
示せず）は＋VDD、即ち、論理１レベルにある）。
従つて、４ビツト加算器Ａ１及びBAは、インバ
ータ２２（第２Ａ図）が加算器BAには使用され
ないことを除いて、同一である。即ち、加算器１
０′からのOUT信号（第１図に参照符号BACで示
される）は、加算器１０′からの唯一のキヤリ
イ・アウト信号である。
らのAA及び出力は論理回路網１７への２つ
の入力信号として与えられる。AA信号は、ま
た、一対のトランスミツシヨン・スイツチGBB
及びGBAの一方を選択動作させる制御信号とし
ても与えられる。簡単に前述したように、32ビツ
ト加算器の第２ブロツクＢは一対の４ビツト加算
器BB及びBAを含んでいる。４ビツト加算器BB
には反転キヤリイ・インIN入力（即ち、キヤリ
イ・イン入力（図示せず）がグランドに結合され
る）即ち論理レベル０が与えられる。容易に理解
できるように、４ビツト加算器BBは、(a)加算器
１０，２０（第２Ａ図）と加算器１０′，２０′
（第２Ａ図）とを交換し、(b)インバータ１０Ｙ，
１０Y′，２０Ｓ，２０S′の加算器１０，２０，１
０′，２０′に対する位置をそのままにし、(c)イン
バータ２２を除去する、ことによつて、第２Ｂ図
に示す４ビツト加算器から形成される。４ビツト
加算器BBは、Ｘ，Ｙ及びIN信号に応答して、
４つの和信号及びCOUTを発生する（GBB）。４ビ
ツト加算器BAには、非反転キヤリイ・インCIN信
号が与えられる（即ち、キヤリイ・イン入力（図
示せず）は＋VDD、即ち、論理１レベルにある）。
従つて、４ビツト加算器Ａ１及びBAは、インバ
ータ２２（第２Ａ図）が加算器BAには使用され
ないことを除いて、同一である。即ち、加算器１
０′からのOUT信号（第１図に参照符号BACで示
される）は、加算器１０′からの唯一のキヤリ
イ・アウト信号である。
明らかなように適正なキヤリイ・イン信号は加
算器BA又は加算器BBのいずれかに加えられる。
即ち、加算器BA又は加算器BBのいずらかが、
X5〜X8及びY5〜Y8の「正しい」和、即ちブロツ
クＡ内の加算器Ａ１からの実際のキヤリイ・アウ
ト信号を考慮したX5〜X8及びY5〜Y8の和を発生
する。故に、X1〜X4及びY1〜Y4が加算器Ａ１に
加えられるのと同時に、X5〜X8及びY5〜Y8がブ
ロツクＢの加算器BA及びBBに加えられると、
加算器BA又はBBのいずれかが、加算器Ａ１に
よるX1〜X4及びY1〜Y4の和の発生と同時に、X5
〜X8及びY5〜Y8の和の適正な値を発生すること
は明らかである。従つて、(a)加算器BA，BBの
適切な方を選択し、(b)適正なキヤリイ・イン信号
をブロツクＣに与える、必要がある。適切な加算
器BA，BBの選択は、ラインAA上の信号によつ
て一対のトランスミツシヨン・スイツチGBA，
GBBの一方を作動させることによつて達成され
る。従つて、加算器Ａ１かのキヤリイ・アウト信
号が論理１レベルにある場合、トランスミツシヨ
ン・スイツチGBAが付勢されて加算器BAの和出
力を通過させ、加算器Ａ１からのキヤリイ・アウ
ト信号が論理０レベルにある場合はトランスミツ
シヨン・スイツチGBBが付勢されて加算器BBの
和出力を通過できる。トランスミツシヨン・スイ
ツチGBB及びGBAは、簡単には周知の如くｐチ
ヤンネル及びｎチヤンネルFETでよい。
算器BA又は加算器BBのいずれかに加えられる。
即ち、加算器BA又は加算器BBのいずらかが、
X5〜X8及びY5〜Y8の「正しい」和、即ちブロツ
クＡ内の加算器Ａ１からの実際のキヤリイ・アウ
ト信号を考慮したX5〜X8及びY5〜Y8の和を発生
する。故に、X1〜X4及びY1〜Y4が加算器Ａ１に
加えられるのと同時に、X5〜X8及びY5〜Y8がブ
ロツクＢの加算器BA及びBBに加えられると、
加算器BA又はBBのいずれかが、加算器Ａ１に
よるX1〜X4及びY1〜Y4の和の発生と同時に、X5
〜X8及びY5〜Y8の和の適正な値を発生すること
は明らかである。従つて、(a)加算器BA，BBの
適切な方を選択し、(b)適正なキヤリイ・イン信号
をブロツクＣに与える、必要がある。適切な加算
器BA，BBの選択は、ラインAA上の信号によつ
て一対のトランスミツシヨン・スイツチGBA，
GBBの一方を作動させることによつて達成され
る。従つて、加算器Ａ１かのキヤリイ・アウト信
号が論理１レベルにある場合、トランスミツシヨ
ン・スイツチGBAが付勢されて加算器BAの和出
力を通過させ、加算器Ａ１からのキヤリイ・アウ
ト信号が論理０レベルにある場合はトランスミツ
シヨン・スイツチGBBが付勢されて加算器BBの
和出力を通過できる。トランスミツシヨン・スイ
ツチGBB及びGBAは、簡単には周知の如くｐチ
ヤンネル及びｎチヤンネルFETでよい。
ここで、第３図を参照すると、論理回路網１７
が示され、該回路網は、図示の如く、４つのｐチ
ヤンネル電界効果トランジスタFET１７1〜１７4
と、４つのｎチヤンネルFET１７5〜１７8と、イ
ンバータBI，CIとから成る。論理回路網１７は、
加算器Ａ１，BA，BBのキヤリイ・アウト信号
に応答して、出力信号Ｄを発生する。その出力信
号Ｄは次の様な論理式で表わさせる。
が示され、該回路網は、図示の如く、４つのｐチ
ヤンネル電界効果トランジスタFET１７1〜１７4
と、４つのｎチヤンネルFET１７5〜１７8と、イ
ンバータBI，CIとから成る。論理回路網１７は、
加算器Ａ１，BA，BBのキヤリイ・アウト信号
に応答して、出力信号Ｄを発生する。その出力信
号Ｄは次の様な論理式で表わさせる。
Ｄ＝（）（BBC）＋（AA）（BAC） （式１）
論理回路網１７の真理値表は次の表１に示され
る。
る。
表 １
AA Ｄ
０ １ ０ ０
１ １ ０ １
Ｄ出力信号の状態は、ブロツクＡからのAA及
び出力、加算器BBのキヤリイ・アウト信号
BBC、そして加算器BAのキヤリイ・アウト信号
BACによつて決定される。Ｄ出力信号は、次に、
トランスミツシヨン・スイツチGCA，GCB（トラ
ンスミツシヨン・スイツチGBA，CBBと類似）
を制御して、ブロツクC1内の４ビツト加算器
CA，CBの適切な方の和出力が選択されるように
する。Ｄ出力信号は、また、トランスミツシヨ
ン・スイツチGCBB及びGCBA（トランスミツシ
ヨン・スイツチGCA，GCBと類似）を制御して、
ブロツクC1内の加算器からのキヤリイ・アウト
信号を通過させ、その和信号はトランスミツシヨ
ン・スイツチGCA，GCBの選択された方を通過
し、ブロツクC2にキヤリイ・イン信号を供給す
る。このブロツクC2は（及びブロツクC3〜C6の
各々）、ブロツクC1と同一である。ここで、ブロ
ツクC2〜C6の各々はブロツクC1と同様に動作す
ることは当業者には明らかである。
び出力、加算器BBのキヤリイ・アウト信号
BBC、そして加算器BAのキヤリイ・アウト信号
BACによつて決定される。Ｄ出力信号は、次に、
トランスミツシヨン・スイツチGCA，GCB（トラ
ンスミツシヨン・スイツチGBA，CBBと類似）
を制御して、ブロツクC1内の４ビツト加算器
CA，CBの適切な方の和出力が選択されるように
する。Ｄ出力信号は、また、トランスミツシヨ
ン・スイツチGCBB及びGCBA（トランスミツシ
ヨン・スイツチGCA，GCBと類似）を制御して、
ブロツクC1内の加算器からのキヤリイ・アウト
信号を通過させ、その和信号はトランスミツシヨ
ン・スイツチGCA，GCBの選択された方を通過
し、ブロツクC2にキヤリイ・イン信号を供給す
る。このブロツクC2は（及びブロツクC3〜C6の
各々）、ブロツクC1と同一である。ここで、ブロ
ツクC2〜C6の各々はブロツクC1と同様に動作す
ることは当業者には明らかである。
以上、本発明を実施例に従つて説明したが、本
発明の範囲から離れることなく変更が可能である
ことは、明らかである。
発明の範囲から離れることなく変更が可能である
ことは、明らかである。
第１図は本発明による32ビツト加算器の簡略化
したブロツク図である。第２Ａ図及び第２Ｂ図
は、32ビツト加算器に使用される４ビツト加算器
を形成するための加算器の結合方法を示す。第３
図は第１図に示す論理回路網の回路図である。
したブロツク図である。第２Ａ図及び第２Ｂ図
は、32ビツト加算器に使用される４ビツト加算器
を形成するための加算器の結合方法を示す。第３
図は第１図に示す論理回路網の回路図である。
Claims (1)
- 【特許請求の範囲】 １ 加算されるべき２つのマルチビツト数Ｘ，Ｙ
の各々の少なくとも第１、第２及び第３部分が加
算器の異なるブロツクに加えられるマルチビツ
ト・デイジタル加算器であつて、 (a) ２つのマルチビツト数の第１部分Ｘ１〜Ｘ
４，Ｙ１〜Ｙ４及び最初のキヤリイ・イン信号
に応答する単一のマルチビツト加算器Ａ１を含
み、２つのマルチビツト数の第１部分の和及び
その和に従つて論理０又は論理１レベルを有す
るキヤリイ・アウト信号を発生する第１加算器
ブロツクＡと、 (b) ２つのマルチビツト数の第２部分Ｘ５〜Ｘ
８，Ｙ５〜Ｙ８の和を発生する第２加算器ブロ
ツクＢであつて、前記第１加算器ブロツクＡの
単一のマルチビツト加算器に類似の第１マルチ
ビツト加算器でその加算器へのキヤリイ・イン
信号が論理１レベルの第１マルチビツト加算器
BAと、前記第１マルチビツト加算器とコンプ
リメンタリの第２マルチビツト加算器でキヤリ
イ・イン信号が論理０レベルの第２マルチビツ
ト加算器BBと、を有し、第１及び第２マルチ
ビツト加算器の一方が加算されるべき２つのマ
ルチビツトの数の第２部分の和と第２加算器ブ
ロツクＢからキヤリイ・アウト信号とを発生す
る、第２加算器ブロツクＢと、 (c) 前記第１加算器ブロツクＡのキヤリイ・アウ
ト信号によつて、前記第２加算器ブロツクＢ内
の第１及び第２マルチビツト加算器のいずれか
一方の和出力を選択する手段GBA，GBBと、 (d) 前記第１加算器ブロツクからのキヤリイ・ア
ウト信号AAと、そのキヤリイ・アウト信号の
コンプリメントと、前記第２加算器ブロツ
ク内の第１及び第２マルチビツト加算器からの
キヤリイ・アウト信号BAC，BBCと、に応答
して、キヤリイ・イン信号を第３加算器ブロツ
クＣ１に発生する論理回路網１７であつて、 (i) 第１及び第２対のｐ形電界効果トランジス
タ１７1〜１７4であつて、各対のトランジス
タが電圧源VDDと共通点との間に直列に接続
され、前記電界効果トランジスタを制御し
て、第１加算器ブロツクＡからのキヤリイ・
アウト信号AAと第２加算器ブロツクＢの第
２マルチビツト加算器BBからのキヤリイ・
アウト信号のコンプリメントとが共に
論理０レベルのとき、又は第１加算器ブロツ
クＡからのキヤリイ・アウト信号AAと第２
加算器ブロツクＢの第１マルチビツト加算器
BAからのキヤリイ・アウト信号BACとのコ
ンプリメント，が共に論理０レベル
のとき、共通点の電圧を電圧源の電圧と等し
くさせる、ようにキヤリイ・アウト信号が加
えられる第１及び第２対のｐ形型電界効果ト
ランジスタ１７1〜１７4と、 (ii) 前記共通点とグランドとの間に直列に接続
される第３及び第４対のｎ形電界効果トラン
ジスタ１７5〜１７8であつて、これらの電界
効果トランジスタを制御して、第１加算器ブ
ロツクＡと第２加算器ブロツクＢの第２マル
チビツト加算器BBとからのキヤリイ・アウ
ト信号のコンプリメント，が論理１
レベルのとき、又は第１加算器ブロツクから
のキヤリイ・アウト信号AAと第２加算器ブ
ロツクの第１マルチビツト加算器BAからの
キヤリイ・アウト信号のコンプリメント
BACとが論理１レベルのとき、共通点の電
圧をグランド電位にする、ようにキヤリイ・
アウト信号が加えられる第３及び第４対のｎ
形電界効果トランジスタ１７5〜１７8と、 からなり、前記共通点の電圧が前記第３加算
器ブロツクＣ１へのキヤリイ・イン信号とな
る論理回路網１７と、 (e) 前記第３加算器ブロツクＣ１に含まれる第３
及び第４マルチビツト加算器であつて、第３マ
ルチビツト加算器CAが第２ブロツクの第１マ
ルチビツト加算器に対応し、第４マルチビツト
加算器CBが第２ブロツクの第２マルチビツト
加算器に対応し、それによつて第３及び第４マ
ルチビツト加算器の一方が加算されるべき２つ
のマルチビツト数の第３部分の正しい和と正し
いキヤリイ・アウト信号とを発生する、第３及
び第４マルチビツト加算器CA，CBと、 (f) 前記第３加算器ブロツクへのキヤリイ・イン
信号によつて前記正しい和及び正しいキヤリ
イ・アウト信号を選択する手段GCA，GCBと、 から構成されるマルチビツト・デイジタル加算
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/667,198 US4704701A (en) | 1984-11-01 | 1984-11-01 | Conditional carry adder for a multibit digital computer |
| US667198 | 1984-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61110236A JPS61110236A (ja) | 1986-05-28 |
| JPH0476133B2 true JPH0476133B2 (ja) | 1992-12-02 |
Family
ID=24677223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60246110A Granted JPS61110236A (ja) | 1984-11-01 | 1985-11-01 | マルチビツト・デイジタル加算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4704701A (ja) |
| JP (1) | JPS61110236A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257362A1 (de) * | 1986-08-27 | 1988-03-02 | Siemens Aktiengesellschaft | Addierer |
| US4768161A (en) * | 1986-11-14 | 1988-08-30 | International Business Machines Corporation | Digital binary array multipliers using inverting full adders |
| EP0352549B1 (de) * | 1988-07-29 | 1995-06-07 | Siemens Aktiengesellschaft | Carry-select-Addierer |
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| US5018093A (en) * | 1990-01-02 | 1991-05-21 | Ibm Corporation | High performance self-checking adder having small circuit area |
| JPH03252724A (ja) * | 1990-03-01 | 1991-11-12 | Sharp Corp | 加算器 |
| US5229959A (en) * | 1991-01-31 | 1993-07-20 | The United States Of America As Represented By The Secretary Of The Air Force | High order carry multiplexed adder |
| US5272662A (en) * | 1991-01-31 | 1993-12-21 | The United States Of America As Represented By The Secretary Of The Air Force | Carry multiplexed adder |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291624A (en) * | 1976-01-29 | 1977-08-02 | Toshiba Corp | High speed addition circuit |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
| JPS5981736A (ja) * | 1982-09-30 | 1984-05-11 | アールシーエー ライセンシング コーポレーシヨン | デイジタル加算器の桁上げ信号発生回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3100835A (en) * | 1960-01-06 | 1963-08-13 | Ibm | Selecting adder |
| US3316393A (en) * | 1965-03-25 | 1967-04-25 | Honeywell Inc | Conditional sum and/or carry adder |
| JPS5013068B1 (ja) * | 1970-07-31 | 1975-05-16 | ||
| US3743824A (en) * | 1971-06-16 | 1973-07-03 | Rca Corp | Carry ripple network for conditional sum adder |
| JPS58211252A (ja) * | 1982-06-03 | 1983-12-08 | Toshiba Corp | 全加算器 |
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-
1984
- 1984-11-01 US US06/667,198 patent/US4704701A/en not_active Expired - Lifetime
-
1985
- 1985-11-01 JP JP60246110A patent/JPS61110236A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5291624A (en) * | 1976-01-29 | 1977-08-02 | Toshiba Corp | High speed addition circuit |
| JPS5892036A (ja) * | 1981-11-27 | 1983-06-01 | Toshiba Corp | 加算回路 |
| JPS5981736A (ja) * | 1982-09-30 | 1984-05-11 | アールシーエー ライセンシング コーポレーシヨン | デイジタル加算器の桁上げ信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4704701A (en) | 1987-11-03 |
| JPS61110236A (ja) | 1986-05-28 |
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| JPS648857B2 (ja) |
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