JP2552028B2 - 加算器 - Google Patents
加算器Info
- Publication number
- JP2552028B2 JP2552028B2 JP2216004A JP21600490A JP2552028B2 JP 2552028 B2 JP2552028 B2 JP 2552028B2 JP 2216004 A JP2216004 A JP 2216004A JP 21600490 A JP21600490 A JP 21600490A JP 2552028 B2 JP2552028 B2 JP 2552028B2
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- JP
- Japan
- Prior art keywords
- carry
- signal
- bit
- logic
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は加算器に係り、特に桁上げ先見回路(以下CL
Aと略す)を用いた加算器に関する。
Aと略す)を用いた加算器に関する。
従来のCLAを用いた加算器は、第2図に示すように、
各ビット加算ブロック1内のリップルキャリー伝達制御
信号Pのnビット分の論理積をとった信号で、最下位ビ
ット加算ブロックへ入力されるキャリーをnビット分バ
イパスさせるための制御信号B′としている。ここで、
各ビット加算ブロック1のリップルキャリー制御信号P
は各ビット毎の2つの入力データの〔Exclusive-OR〕を
とったものである。
各ビット加算ブロック1内のリップルキャリー伝達制御
信号Pのnビット分の論理積をとった信号で、最下位ビ
ット加算ブロックへ入力されるキャリーをnビット分バ
イパスさせるための制御信号B′としている。ここで、
各ビット加算ブロック1のリップルキャリー制御信号P
は各ビット毎の2つの入力データの〔Exclusive-OR〕を
とったものである。
第2図において、E-ORゲートと電界効果トランジスタ
とからなる1ビット全加算ブロック1が、多数配列さ
れ、加算器入力nビットデータX(n),Y(n),加算
器入力キャリー信号Cinが入力され、演算結果nビット
データS(n),加算器出力キャリー信号Coutが出力
される。加算ブロック1からの1ビットキャリーバイパ
ス制御信号Bは、n入力AND回路3に入力され、nビッ
トキャリーバイパス制御信号B′を出力し、さらに2入
力AND回路4を介して、2入力OR回路5を経て、出力キ
ャリー信号Coutとして出力される。
とからなる1ビット全加算ブロック1が、多数配列さ
れ、加算器入力nビットデータX(n),Y(n),加算
器入力キャリー信号Cinが入力され、演算結果nビット
データS(n),加算器出力キャリー信号Coutが出力
される。加算ブロック1からの1ビットキャリーバイパ
ス制御信号Bは、n入力AND回路3に入力され、nビッ
トキャリーバイパス制御信号B′を出力し、さらに2入
力AND回路4を介して、2入力OR回路5を経て、出力キ
ャリー信号Coutとして出力される。
従来の加算器は、各ビット加算ブロック1のキャリー
バイパス制御信号Bに、各ビット加算ブロックのデータ
2入力の〔EOR〕をとった信号、つまりリップルキャリ
ー伝達制御信号Pをそのまま流用していたため、キャリ
ーがnビット分の加算ブロックをバイパスする条件は限
られていた。よってnビット加算ブロック内でキャリー
が発生し、そのキャリーがnビット加算ブロック外へ出
て行く条件で、最下位ビット加算ブロックへキャリーが
入力される場合に、CLA回路が動作せず、リップルキャ
リーラインのスピードが直接加算全体のスピードとな
り、加算器の高速化への妨げとなっていた。
バイパス制御信号Bに、各ビット加算ブロックのデータ
2入力の〔EOR〕をとった信号、つまりリップルキャリ
ー伝達制御信号Pをそのまま流用していたため、キャリ
ーがnビット分の加算ブロックをバイパスする条件は限
られていた。よってnビット加算ブロック内でキャリー
が発生し、そのキャリーがnビット加算ブロック外へ出
て行く条件で、最下位ビット加算ブロックへキャリーが
入力される場合に、CLA回路が動作せず、リップルキャ
リーラインのスピードが直接加算全体のスピードとな
り、加算器の高速化への妨げとなっていた。
本発明の目的は、前記問題点を解決し、高速で加算で
きるようにした加算器を提供することにある。
きるようにした加算器を提供することにある。
本発明の構成は、一対の入力信号X(i),Y(i)
(i=0,1,…,n−1)と、下位ブロックからのキャリー
入力信号を入力として、演算結果S(i)とキャリー出
力信号とを出力とするnビットのリップルキャリー加算
ブロックを備えた加算器において、前記一対の入力信号
X(i),Y(i)のうち双方が論理0の場合とそうでな
い場合とを判別してiビットキャリーバイパス制御信号
として出力する第1の論理回路をn個設け、前記n個の
第1の論理回路の出力がすべて論理1となる場合とそう
でない場合とを判別してnビットキャリーバイパス制御
信号として出力する第2の論理回路を設け、前記第2の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理1となる場合とそうでない場合とを判別して出力す
る第3の論理回路を設け、前記第3の論理回路の出力と
リップルキャリーラインからのキャリー信号とのうちど
ちらか速い方の信号により前記キャリー出力信号を出力
する第4の論理回路を設けたことを特徴とする。
(i=0,1,…,n−1)と、下位ブロックからのキャリー
入力信号を入力として、演算結果S(i)とキャリー出
力信号とを出力とするnビットのリップルキャリー加算
ブロックを備えた加算器において、前記一対の入力信号
X(i),Y(i)のうち双方が論理0の場合とそうでな
い場合とを判別してiビットキャリーバイパス制御信号
として出力する第1の論理回路をn個設け、前記n個の
第1の論理回路の出力がすべて論理1となる場合とそう
でない場合とを判別してnビットキャリーバイパス制御
信号として出力する第2の論理回路を設け、前記第2の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理1となる場合とそうでない場合とを判別して出力す
る第3の論理回路を設け、前記第3の論理回路の出力と
リップルキャリーラインからのキャリー信号とのうちど
ちらか速い方の信号により前記キャリー出力信号を出力
する第4の論理回路を設けたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第1図は本発明の一実施例の加算器を示すブロック図
である。第1図において、本実施例は、1ビット加算ブ
ロック1がOR回路を含み、構成される。
である。第1図において、本実施例は、1ビット加算ブ
ロック1がOR回路を含み、構成される。
この1ビット加算ブロック1は、加算器入力X
(i),Y(i)(i=0,1,…n−1)と下位ブロックか
らのキャリー信号Cinを入力して、演算結果S(i)と
キャリー信号Coutを出力する1ビットのリップルキャ
リー加算ブロックである。
(i),Y(i)(i=0,1,…n−1)と下位ブロックか
らのキャリー信号Cinを入力して、演算結果S(i)と
キャリー信号Coutを出力する1ビットのリップルキャ
リー加算ブロックである。
OR回路2は、X(i),Y(i)(i=0,1,…,n−1)
の2信号の論理和をとる回路ブロックであり、1ビット
キャリーバイパス制御信号Bを出力する。n入力AND回
路3は、各ビットのキャリーバイパス制御信号Bの〔AN
D〕をとり、nビット分のキャリーバイパスを制御する
信号B′を出力する。2入力AND回路4は、AND回路3の
出力が“1"のときキャリー信号Cinからのキャリーを伝
搬し、AND回路3の出力が“0"のときは、キャリー信号
Cinからのキャリーをマスクする働きをする。2入力OR
回路5は、リップルキャリーラインから来るキャリー
と、CLAを通って来るキャリーとのうち速い信号が決ま
り次第、キャリー信号Coutを出力する回路である。こ
の加算器入力X(i),Y(i)が、共に“0"でなけれ
ば、当ビットのキャリーバイパス制御信号Bが“1"とな
り、キャリーのバイパスを許可する。
の2信号の論理和をとる回路ブロックであり、1ビット
キャリーバイパス制御信号Bを出力する。n入力AND回
路3は、各ビットのキャリーバイパス制御信号Bの〔AN
D〕をとり、nビット分のキャリーバイパスを制御する
信号B′を出力する。2入力AND回路4は、AND回路3の
出力が“1"のときキャリー信号Cinからのキャリーを伝
搬し、AND回路3の出力が“0"のときは、キャリー信号
Cinからのキャリーをマスクする働きをする。2入力OR
回路5は、リップルキャリーラインから来るキャリー
と、CLAを通って来るキャリーとのうち速い信号が決ま
り次第、キャリー信号Coutを出力する回路である。こ
の加算器入力X(i),Y(i)が、共に“0"でなけれ
ば、当ビットのキャリーバイパス制御信号Bが“1"とな
り、キャリーのバイパスを許可する。
更にnビット分即ちn本のキャリーバイパス制御信号
Bが“1"になると、n入力AND回路3の出力が“1"とな
り、キャリー信号Cinからのキャリーをバイパスさせる
ことができる。このとき、キャリー信号Cinの入力が
“0"即ちキャリーが入って来なければキャリー信号C
outの出力はリップルキャリーラインから来るキャリー
が出力され、またキャリー信号Cinの入力が“1"、つま
りキャリーが入って来れば、キャリー信号Coutの出力
はリップルキャリーラインから来るキャリーと、CLAを
通って来るキャリーとの内速い方が決まり次第、キャリ
ーが出力される。
Bが“1"になると、n入力AND回路3の出力が“1"とな
り、キャリー信号Cinからのキャリーをバイパスさせる
ことができる。このとき、キャリー信号Cinの入力が
“0"即ちキャリーが入って来なければキャリー信号C
outの出力はリップルキャリーラインから来るキャリー
が出力され、またキャリー信号Cinの入力が“1"、つま
りキャリーが入って来れば、キャリー信号Coutの出力
はリップルキャリーラインから来るキャリーと、CLAを
通って来るキャリーとの内速い方が決まり次第、キャリ
ーが出力される。
以上の通り、本実施例の構成は、一対の入力信号X
(i),Y(i)(i=0,1,…,n−1)と、下位ブロック
からのキャリー信号Cinとを入力として、演算結果S
(i)とキャリー出力信号Coutとを出力とするnビット
のリップルキャリー加算ブロックを備えた加算器におい
て、前記一対の入力信号X(i),Y(i)のうち双方が
論理0の場合とそうでない場合とを判別してiビットキ
ャリーバイパス制御信号Bを出力する第1の論理回路と
してOR回路2をn個設け、前記n個の第1の論理回路の
出力がすべて論理1となる場合とそうでない場合とを判
別してnビットキャリーバイパス制御信号B′を出力す
る第2の論理回路としてAND回路3を設け、前記第2の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理1となる場合とそうでない場合とを判別して出力す
る第3の論理回路としてAND回路4を設け、前記第3の
論理回路の出力とリップルキャリーラインからのキャリ
ー信号とのうちどちらか速い方の信号により前記キャリ
ー出力信号を出力する第4の論理回路としてOR回路5を
設けていることを特徴とする。
(i),Y(i)(i=0,1,…,n−1)と、下位ブロック
からのキャリー信号Cinとを入力として、演算結果S
(i)とキャリー出力信号Coutとを出力とするnビット
のリップルキャリー加算ブロックを備えた加算器におい
て、前記一対の入力信号X(i),Y(i)のうち双方が
論理0の場合とそうでない場合とを判別してiビットキ
ャリーバイパス制御信号Bを出力する第1の論理回路と
してOR回路2をn個設け、前記n個の第1の論理回路の
出力がすべて論理1となる場合とそうでない場合とを判
別してnビットキャリーバイパス制御信号B′を出力す
る第2の論理回路としてAND回路3を設け、前記第2の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理1となる場合とそうでない場合とを判別して出力す
る第3の論理回路としてAND回路4を設け、前記第3の
論理回路の出力とリップルキャリーラインからのキャリ
ー信号とのうちどちらか速い方の信号により前記キャリ
ー出力信号を出力する第4の論理回路としてOR回路5を
設けていることを特徴とする。
〔発明の効果〕 以上説明したように、本発明は、各ビットキャリーバ
イパス制御信号を各ビット加算ブロックのデータ2入力
の論理和とし、キャリーがCLA回路を通ること、つまり
nビット分バイパスする入力データの組み合わせ条件が
増えたことで、リップルキャリーのラインでのみキャリ
ーを伝達していた条件でもCLA回路を使うようになり、
データに依存する平均演算時間が短くなるという効果を
有する。
イパス制御信号を各ビット加算ブロックのデータ2入力
の論理和とし、キャリーがCLA回路を通ること、つまり
nビット分バイパスする入力データの組み合わせ条件が
増えたことで、リップルキャリーのラインでのみキャリ
ーを伝達していた条件でもCLA回路を使うようになり、
データに依存する平均演算時間が短くなるという効果を
有する。
第1図は本発明の一実施例の加算器のブロック図、第2
図は従来の加算器のブロック図である。 1……1ビット全加算ブロック、2……1ビットキャリ
ーバイパス制御信号発生回路、3……n入力AND回路、
4……2入力AND回路、5……2入力OR回路、X(n),
Y(n)……加算器入力nビットデータ、Cin……加算
器入力キャリー信号、Cout……加算器出力キャリー信
号、S(n)……演算結果nビットデータ、B……1ビ
ットキャリーバイパス制御信号、B′……nビットキャ
リーバイパス制御信号、P……リップルキャリー伝達制
御信号。
図は従来の加算器のブロック図である。 1……1ビット全加算ブロック、2……1ビットキャリ
ーバイパス制御信号発生回路、3……n入力AND回路、
4……2入力AND回路、5……2入力OR回路、X(n),
Y(n)……加算器入力nビットデータ、Cin……加算
器入力キャリー信号、Cout……加算器出力キャリー信
号、S(n)……演算結果nビットデータ、B……1ビ
ットキャリーバイパス制御信号、B′……nビットキャ
リーバイパス制御信号、P……リップルキャリー伝達制
御信号。
Claims (1)
- 【請求項1】一対の入力信号X(i),Y(i)(i=0,
1,…,n−1)と、下位ブロックからのキャリー入力信号
を入力として、演算結果S(i)とキャリー出力信号と
を出力とするnビットのリップルキャリー加算ブロック
を備えた加算器において、 前記一対の入力信号X(i),Y(i)のうち双方が論理
0の場合とそうでない場合とを判別してiビットキャリ
ーバイパス制御信号として出力する第1の論理回路をn
個設け、前記n個の第1の論理回路の出力がすべて論理
1となる場合とそうでない場合とを判別してnビットキ
ャリーバイパス制御信号として出力する第2の論理回路
を設け、前記第2の論理回路の出力と前記キャリー入力
信号とのうち双方が論理1となる場合とそうでない場合
とを判別して出力する第3の論理回路を設け、前記第3
の論理回路の出力とリップルキャリーラインからのキャ
リー信号とのうちどちらか速い方の信号により前記キャ
リー出力信号を出力する第4の論理回路を設けたことを
特徴とする加算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2216004A JP2552028B2 (ja) | 1990-08-16 | 1990-08-16 | 加算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2216004A JP2552028B2 (ja) | 1990-08-16 | 1990-08-16 | 加算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0497423A JPH0497423A (ja) | 1992-03-30 |
JP2552028B2 true JP2552028B2 (ja) | 1996-11-06 |
Family
ID=16681802
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2216004A Expired - Lifetime JP2552028B2 (ja) | 1990-08-16 | 1990-08-16 | 加算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2552028B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9594317B2 (en) | 2014-01-09 | 2017-03-14 | Samsung Electronics Co., Ltd. | Organic photoreceptor, and electrophotographic cartridge and electrophotographic imaging apparatus including the same |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5930328A (ja) * | 1982-08-14 | 1984-02-17 | Agency Of Ind Science & Technol | 論理演算用ユニツトセル |
-
1990
- 1990-08-16 JP JP2216004A patent/JP2552028B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0497423A (ja) | 1992-03-30 |
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