JP2552028B2 - 加算器 - Google Patents
加算器Info
- Publication number
- JP2552028B2 JP2552028B2 JP2216004A JP21600490A JP2552028B2 JP 2552028 B2 JP2552028 B2 JP 2552028B2 JP 2216004 A JP2216004 A JP 2216004A JP 21600490 A JP21600490 A JP 21600490A JP 2552028 B2 JP2552028 B2 JP 2552028B2
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- Japan
- Prior art keywords
- carry
- signal
- bit
- logic
- circuit
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- Expired - Lifetime
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は加算器に係り、特に桁上げ先見回路（以下CL
Aと略す）を用いた加算器に関する。
Aと略す）を用いた加算器に関する。
従来のCLAを用いた加算器は、第２図に示すように、
各ビット加算ブロック１内のリップルキャリー伝達制御
信号Ｐのｎビット分の論理積をとった信号で、最下位ビ
ット加算ブロックへ入力されるキャリーをｎビット分バ
イパスさせるための制御信号Ｂ′としている。ここで、
各ビット加算ブロック１のリップルキャリー制御信号Ｐ
は各ビット毎の２つの入力データの〔Exclusive-OR〕を
とったものである。
各ビット加算ブロック１内のリップルキャリー伝達制御
信号Ｐのｎビット分の論理積をとった信号で、最下位ビ
ット加算ブロックへ入力されるキャリーをｎビット分バ
イパスさせるための制御信号Ｂ′としている。ここで、
各ビット加算ブロック１のリップルキャリー制御信号Ｐ
は各ビット毎の２つの入力データの〔Exclusive-OR〕を
とったものである。
第２図において、E-ORゲートと電界効果トランジスタ
とからなる１ビット全加算ブロック１が、多数配列さ
れ、加算器入力ｎビットデータＸ（ｎ）,Y（ｎ），加算
器入力キャリー信号Ｃinが入力され、演算結果ｎビット
データＳ（ｎ），加算器出力キャリー信号Ｃoutが出力
される。加算ブロック１からの１ビットキャリーバイパ
ス制御信号Ｂは、ｎ入力AND回路３に入力され、ｎビッ
トキャリーバイパス制御信号Ｂ′を出力し、さらに２入
力AND回路４を介して、２入力OR回路５を経て、出力キ
ャリー信号Ｃoutとして出力される。
とからなる１ビット全加算ブロック１が、多数配列さ
れ、加算器入力ｎビットデータＸ（ｎ）,Y（ｎ），加算
器入力キャリー信号Ｃinが入力され、演算結果ｎビット
データＳ（ｎ），加算器出力キャリー信号Ｃoutが出力
される。加算ブロック１からの１ビットキャリーバイパ
ス制御信号Ｂは、ｎ入力AND回路３に入力され、ｎビッ
トキャリーバイパス制御信号Ｂ′を出力し、さらに２入
力AND回路４を介して、２入力OR回路５を経て、出力キ
ャリー信号Ｃoutとして出力される。
従来の加算器は、各ビット加算ブロック１のキャリー
バイパス制御信号Ｂに、各ビット加算ブロックのデータ
２入力の〔EOR〕をとった信号、つまりリップルキャリ
ー伝達制御信号Ｐをそのまま流用していたため、キャリ
ーがｎビット分の加算ブロックをバイパスする条件は限
られていた。よってｎビット加算ブロック内でキャリー
が発生し、そのキャリーがｎビット加算ブロック外へ出
て行く条件で、最下位ビット加算ブロックへキャリーが
入力される場合に、CLA回路が動作せず、リップルキャ
リーラインのスピードが直接加算全体のスピードとな
り、加算器の高速化への妨げとなっていた。
バイパス制御信号Ｂに、各ビット加算ブロックのデータ
２入力の〔EOR〕をとった信号、つまりリップルキャリ
ー伝達制御信号Ｐをそのまま流用していたため、キャリ
ーがｎビット分の加算ブロックをバイパスする条件は限
られていた。よってｎビット加算ブロック内でキャリー
が発生し、そのキャリーがｎビット加算ブロック外へ出
て行く条件で、最下位ビット加算ブロックへキャリーが
入力される場合に、CLA回路が動作せず、リップルキャ
リーラインのスピードが直接加算全体のスピードとな
り、加算器の高速化への妨げとなっていた。
本発明の目的は、前記問題点を解決し、高速で加算で
きるようにした加算器を提供することにある。
きるようにした加算器を提供することにある。
本発明の構成は、一対の入力信号Ｘ（ｉ）,Y（ｉ）
（ｉ＝0,1,…,n−１）と、下位ブロックからのキャリー
入力信号を入力として、演算結果Ｓ（ｉ）とキャリー出
力信号とを出力とするｎビットのリップルキャリー加算
ブロックを備えた加算器において、前記一対の入力信号
Ｘ（ｉ）,Y（ｉ）のうち双方が論理０の場合とそうでな
い場合とを判別してｉビットキャリーバイパス制御信号
として出力する第１の論理回路をｎ個設け、前記ｎ個の
第１の論理回路の出力がすべて論理１となる場合とそう
でない場合とを判別してｎビットキャリーバイパス制御
信号として出力する第２の論理回路を設け、前記第２の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理１となる場合とそうでない場合とを判別して出力す
る第３の論理回路を設け、前記第３の論理回路の出力と
リップルキャリーラインからのキャリー信号とのうちど
ちらか速い方の信号により前記キャリー出力信号を出力
する第４の論理回路を設けたことを特徴とする。
（ｉ＝0,1,…,n−１）と、下位ブロックからのキャリー
入力信号を入力として、演算結果Ｓ（ｉ）とキャリー出
力信号とを出力とするｎビットのリップルキャリー加算
ブロックを備えた加算器において、前記一対の入力信号
Ｘ（ｉ）,Y（ｉ）のうち双方が論理０の場合とそうでな
い場合とを判別してｉビットキャリーバイパス制御信号
として出力する第１の論理回路をｎ個設け、前記ｎ個の
第１の論理回路の出力がすべて論理１となる場合とそう
でない場合とを判別してｎビットキャリーバイパス制御
信号として出力する第２の論理回路を設け、前記第２の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理１となる場合とそうでない場合とを判別して出力す
る第３の論理回路を設け、前記第３の論理回路の出力と
リップルキャリーラインからのキャリー信号とのうちど
ちらか速い方の信号により前記キャリー出力信号を出力
する第４の論理回路を設けたことを特徴とする。
次に図面を参照しながら本発明を説明する。
第１図は本発明の一実施例の加算器を示すブロック図
である。第１図において、本実施例は、１ビット加算ブ
ロック１がOR回路を含み、構成される。
である。第１図において、本実施例は、１ビット加算ブ
ロック１がOR回路を含み、構成される。
この１ビット加算ブロック１は、加算器入力Ｘ
（ｉ）,Y（ｉ）（ｉ＝0,1,…ｎ−１）と下位ブロックか
らのキャリー信号Ｃinを入力して、演算結果Ｓ（ｉ）と
キャリー信号Ｃoutを出力する１ビットのリップルキャ
リー加算ブロックである。
（ｉ）,Y（ｉ）（ｉ＝0,1,…ｎ−１）と下位ブロックか
らのキャリー信号Ｃinを入力して、演算結果Ｓ（ｉ）と
キャリー信号Ｃoutを出力する１ビットのリップルキャ
リー加算ブロックである。
OR回路２は、Ｘ（ｉ）,Y（ｉ）（ｉ＝0,1,…,n−１）
の２信号の論理和をとる回路ブロックであり、１ビット
キャリーバイパス制御信号Ｂを出力する。ｎ入力AND回
路３は、各ビットのキャリーバイパス制御信号Ｂの〔AN
D〕をとり、ｎビット分のキャリーバイパスを制御する
信号Ｂ′を出力する。２入力AND回路４は、AND回路３の
出力が“1"のときキャリー信号Ｃinからのキャリーを伝
搬し、AND回路３の出力が“0"のときは、キャリー信号
Ｃinからのキャリーをマスクする働きをする。２入力OR
回路５は、リップルキャリーラインから来るキャリー
と、CLAを通って来るキャリーとのうち速い信号が決ま
り次第、キャリー信号Ｃoutを出力する回路である。こ
の加算器入力Ｘ（ｉ）,Y（ｉ）が、共に“0"でなけれ
ば、当ビットのキャリーバイパス制御信号Ｂが“1"とな
り、キャリーのバイパスを許可する。
の２信号の論理和をとる回路ブロックであり、１ビット
キャリーバイパス制御信号Ｂを出力する。ｎ入力AND回
路３は、各ビットのキャリーバイパス制御信号Ｂの〔AN
D〕をとり、ｎビット分のキャリーバイパスを制御する
信号Ｂ′を出力する。２入力AND回路４は、AND回路３の
出力が“1"のときキャリー信号Ｃinからのキャリーを伝
搬し、AND回路３の出力が“0"のときは、キャリー信号
Ｃinからのキャリーをマスクする働きをする。２入力OR
回路５は、リップルキャリーラインから来るキャリー
と、CLAを通って来るキャリーとのうち速い信号が決ま
り次第、キャリー信号Ｃoutを出力する回路である。こ
の加算器入力Ｘ（ｉ）,Y（ｉ）が、共に“0"でなけれ
ば、当ビットのキャリーバイパス制御信号Ｂが“1"とな
り、キャリーのバイパスを許可する。
更にｎビット分即ちｎ本のキャリーバイパス制御信号
Ｂが“1"になると、ｎ入力AND回路３の出力が“1"とな
り、キャリー信号Ｃinからのキャリーをバイパスさせる
ことができる。このとき、キャリー信号Ｃinの入力が
“0"即ちキャリーが入って来なければキャリー信号Ｃ
outの出力はリップルキャリーラインから来るキャリー
が出力され、またキャリー信号Ｃinの入力が“1"、つま
りキャリーが入って来れば、キャリー信号Ｃoutの出力
はリップルキャリーラインから来るキャリーと、CLAを
通って来るキャリーとの内速い方が決まり次第、キャリ
ーが出力される。
Ｂが“1"になると、ｎ入力AND回路３の出力が“1"とな
り、キャリー信号Ｃinからのキャリーをバイパスさせる
ことができる。このとき、キャリー信号Ｃinの入力が
“0"即ちキャリーが入って来なければキャリー信号Ｃ
outの出力はリップルキャリーラインから来るキャリー
が出力され、またキャリー信号Ｃinの入力が“1"、つま
りキャリーが入って来れば、キャリー信号Ｃoutの出力
はリップルキャリーラインから来るキャリーと、CLAを
通って来るキャリーとの内速い方が決まり次第、キャリ
ーが出力される。
以上の通り、本実施例の構成は、一対の入力信号Ｘ
（ｉ）,Y（ｉ）（ｉ＝0,1,…,n−１）と、下位ブロック
からのキャリー信号Cinとを入力として、演算結果Ｓ
（ｉ）とキャリー出力信号Coutとを出力とするｎビット
のリップルキャリー加算ブロックを備えた加算器におい
て、前記一対の入力信号Ｘ（ｉ）,Y（ｉ）のうち双方が
論理０の場合とそうでない場合とを判別してｉビットキ
ャリーバイパス制御信号Ｂを出力する第１の論理回路と
してOR回路２をｎ個設け、前記ｎ個の第１の論理回路の
出力がすべて論理１となる場合とそうでない場合とを判
別してｎビットキャリーバイパス制御信号Ｂ′を出力す
る第２の論理回路としてAND回路３を設け、前記第２の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理１となる場合とそうでない場合とを判別して出力す
る第３の論理回路としてAND回路４を設け、前記第３の
論理回路の出力とリップルキャリーラインからのキャリ
ー信号とのうちどちらか速い方の信号により前記キャリ
ー出力信号を出力する第４の論理回路としてOR回路５を
設けていることを特徴とする。
（ｉ）,Y（ｉ）（ｉ＝0,1,…,n−１）と、下位ブロック
からのキャリー信号Cinとを入力として、演算結果Ｓ
（ｉ）とキャリー出力信号Coutとを出力とするｎビット
のリップルキャリー加算ブロックを備えた加算器におい
て、前記一対の入力信号Ｘ（ｉ）,Y（ｉ）のうち双方が
論理０の場合とそうでない場合とを判別してｉビットキ
ャリーバイパス制御信号Ｂを出力する第１の論理回路と
してOR回路２をｎ個設け、前記ｎ個の第１の論理回路の
出力がすべて論理１となる場合とそうでない場合とを判
別してｎビットキャリーバイパス制御信号Ｂ′を出力す
る第２の論理回路としてAND回路３を設け、前記第２の
論理回路の出力と前記キャリー入力信号とのうち双方が
論理１となる場合とそうでない場合とを判別して出力す
る第３の論理回路としてAND回路４を設け、前記第３の
論理回路の出力とリップルキャリーラインからのキャリ
ー信号とのうちどちらか速い方の信号により前記キャリ
ー出力信号を出力する第４の論理回路としてOR回路５を
設けていることを特徴とする。
〔発明の効果〕 以上説明したように、本発明は、各ビットキャリーバ
イパス制御信号を各ビット加算ブロックのデータ２入力
の論理和とし、キャリーがCLA回路を通ること、つまり
ｎビット分バイパスする入力データの組み合わせ条件が
増えたことで、リップルキャリーのラインでのみキャリ
ーを伝達していた条件でもCLA回路を使うようになり、
データに依存する平均演算時間が短くなるという効果を
有する。
イパス制御信号を各ビット加算ブロックのデータ２入力
の論理和とし、キャリーがCLA回路を通ること、つまり
ｎビット分バイパスする入力データの組み合わせ条件が
増えたことで、リップルキャリーのラインでのみキャリ
ーを伝達していた条件でもCLA回路を使うようになり、
データに依存する平均演算時間が短くなるという効果を
有する。
第１図は本発明の一実施例の加算器のブロック図、第２
図は従来の加算器のブロック図である。 １……１ビット全加算ブロック、２……１ビットキャリ
ーバイパス制御信号発生回路、３……ｎ入力AND回路、
４……２入力AND回路、５……２入力OR回路、Ｘ（ｎ）,
Y（ｎ）……加算器入力ｎビットデータ、Ｃin……加算
器入力キャリー信号、Ｃout……加算器出力キャリー信
号、Ｓ（ｎ）……演算結果ｎビットデータ、Ｂ……１ビ
ットキャリーバイパス制御信号、Ｂ′……ｎビットキャ
リーバイパス制御信号、Ｐ……リップルキャリー伝達制
御信号。
図は従来の加算器のブロック図である。 １……１ビット全加算ブロック、２……１ビットキャリ
ーバイパス制御信号発生回路、３……ｎ入力AND回路、
４……２入力AND回路、５……２入力OR回路、Ｘ（ｎ）,
Y（ｎ）……加算器入力ｎビットデータ、Ｃin……加算
器入力キャリー信号、Ｃout……加算器出力キャリー信
号、Ｓ（ｎ）……演算結果ｎビットデータ、Ｂ……１ビ
ットキャリーバイパス制御信号、Ｂ′……ｎビットキャ
リーバイパス制御信号、Ｐ……リップルキャリー伝達制
御信号。
Claims (1)
- 【請求項１】一対の入力信号Ｘ（ｉ）,Y（ｉ）（ｉ＝0,
1,…,n−１）と、下位ブロックからのキャリー入力信号
を入力として、演算結果Ｓ（ｉ）とキャリー出力信号と
を出力とするｎビットのリップルキャリー加算ブロック
を備えた加算器において、 前記一対の入力信号Ｘ（ｉ）,Y（ｉ）のうち双方が論理
０の場合とそうでない場合とを判別してｉビットキャリ
ーバイパス制御信号として出力する第１の論理回路をｎ
個設け、前記ｎ個の第１の論理回路の出力がすべて論理
１となる場合とそうでない場合とを判別してｎビットキ
ャリーバイパス制御信号として出力する第２の論理回路
を設け、前記第２の論理回路の出力と前記キャリー入力
信号とのうち双方が論理１となる場合とそうでない場合
とを判別して出力する第３の論理回路を設け、前記第３
の論理回路の出力とリップルキャリーラインからのキャ
リー信号とのうちどちらか速い方の信号により前記キャ
リー出力信号を出力する第４の論理回路を設けたことを
特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216004A JP2552028B2 (ja) | 1990-08-16 | 1990-08-16 | 加算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216004A JP2552028B2 (ja) | 1990-08-16 | 1990-08-16 | 加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0497423A JPH0497423A (ja) | 1992-03-30 |
| JP2552028B2 true JP2552028B2 (ja) | 1996-11-06 |
Family
ID=16681802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216004A Expired - Lifetime JP2552028B2 (ja) | 1990-08-16 | 1990-08-16 | 加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552028B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9594317B2 (en) | 2014-01-09 | 2017-03-14 | Samsung Electronics Co., Ltd. | Organic photoreceptor, and electrophotographic cartridge and electrophotographic imaging apparatus including the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930328A (ja) * | 1982-08-14 | 1984-02-17 | Agency Of Ind Science & Technol | 論理演算用ユニツトセル |
-
1990
- 1990-08-16 JP JP2216004A patent/JP2552028B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0497423A (ja) | 1992-03-30 |
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