JPH0365672A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。

〔従来の技術〕

従来、半導体集積回路の内蔵機能ブロックをテストする
場合は、テスト時に内部の被テスト機能ブロックを個々
に分離し、その機能ブロックが独立するような形にした
上でテストを行っていた。

したがって、各機能を分離するために付加回路をつける
必要があった。

第４図は従来の半導体集積回路の一例のブロック図でお
り、機能ブロックを分離するための回路を付加したもの
である。この図を用いて、第２の機能ブロック１０２を
テストする場合を例にとり従来のテスト方法について説
明する。なお、本図では構成をわかりやすくするため、
機能ブロックは２個としである。

まず、１０２を内部で分離するためにテストモード信号
２０３を゛′Ｌ′ルベルに設定する。これにより、第１
の機能ブロック１０１の出力信号である内部出力信号２
０４を１０２から切り離すことができる。２０４は通常
動作時には、第１のＡＮＤゲート３０１およびＯＲゲー
ト３０３を通して内部入力信号２０５へ接続され１０２
に対する入力信号となっているため、この方法によって
２０４の代りに外部から任意のテストパターンを１０２
に印加できるようにする。

このテストモードの設定によって第１の入力信号２０１
が１０２の信号入力用となるため、ここからテストパタ
ーンを印加して１０２のテストを行なう。実際にはこの
２０１からの入力信号と直接外部から１０２に接続され
ている第２の入力信号２０２を用いてテストパターンを
入力し、第２の出力信号２０９からの出力をその期待値
と比較することで１０２の良否を判定する。

本図では第２の機能ブロックのみのテストに着目してい
るため上述のようになっているが、１０１をテストする
場合も同様の付加回路とテスト手法をとることによって
テストすることが可能である。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路では、各ブロックを分離
して独立にテストするために付加回路が必要となり、本
来の動作とは関係のない回路が増えることになり、チッ
プサイズが大きくなってしまうという欠点がある。

また、分離用の付加回路の設計に要する時間が余分にか
かるようになり、チップの開発期間を延ばしてしまうと
いう問題点がある。

さらに、テスト時にテストパターン入力用の信号端子を
増加させないようにするため、必然的に入力端子の兼用
がなされるので、内部配線が増えて遅延時間の特性を劣
化させてしまうという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、外部からの信号により、機
能を動作あるいは停止状態に設定できる複数の機能ブロ
ックを内蔵する半導体集積回路において、テストパター
ンの保持手段と、該テストパターンの出力を制御する手
段とを有し、該テストパターンを被試験機能ブロックに
印加して構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。第１図
は本発明による第１の実施例のブロック図である０本実
施例は、第１の機能ブロック１０１、第２の機能ブロッ
ク１０２およびパターン保持回路１０３を有している。

このような構成をもつ半導体集積回路のテスト方法につ
いて１０２をテストする場合を例にとって説明する。

第２図に示すように、通常動作時は１０１の内部出力信
号２０４が１０２と接続され、相互に関連した動作をし
ている。テスト時にはこの２０４からテスト用のパター
ンを入力する必要があるため、２０４を１０１から切り
離さなければならない。テストモードの設定はテストモ
ード信号２０３によって行う。この信号によってテスト
モードが設定されると、１０１からの内部出力信号２０
４がハイインピーダンス状態になり、テストパターンの
入力が可能になる。また、パターン保持回路１０３に対
してもテストモードが設定され、パターン出力線２０７
が活性化される。

この設定後、タイミング信号２０６を１０３に入力する
。これによって、あらかじめ１０３に保持されているテ
ストパターンが２０７から出力され、１０２へ入力する
ことができる。実際のテストは１０３および第２の入力
信号２０２からテストパターンを印加し、第２の出力信
号２０９からの出力をその期待値と比較することで１０
２の良否を判定する。

なお、ここでは１０２をテストする場合について説明し
たが、１０１をテストするときでも、同様の手法をとる
ことが可能である。

第３図は本発明の第２の実施例のブロック図である。

本実施例においては、テストパターンの保持手段として
、パターン保持用ＲＡＭ１０４を内蔵させたものである
０本例においてもテストモードの設定方法と、テストパ
ターンの印加、良否の判定方法については第１の実施例
と同様なので説明は省略し、ここでは１０４の動作につ
いて説明する。

たとえば、１０２をテストする場合であればあらかじめ
１０２に対するテストパターンを１０４に書き込んでお
く。これは書き込み信号３０３゜データバス３０４を用
いて行う。そしてテストモ−ド設定後、２０６にタイミ
ング信号を入力することによって、第１のパターン出力
線２１０からテストパターンを出力させる。このパター
ンは２１０より１０２へ入力される。

一方、１０１をテストする場合には、１０４の内容を１
０１用のテストパターンに書きかえてからテストするこ
とになる。このテストパターンは第２のテストパターン
出力線３０２を通して１０１に入力される。すなわち、
本実施例ではテストする機能ブロックに対応して、その
都度テストパターンを書きかえることができるため、メ
モリ容量を増大させることなく、複数の機能ブロックを
テストできるという利点がある。

〔発明の効果〕

以上説明したように、本発明は半導体集積回路内部にテ
ストパターンを保持する手段を設けることにより、テス
ト用の付加回路が不要となるため、チップサイズの増大
を防ぐことができる。

また、テスト回路設計に要する時間を短縮することがで
きるようになり、開発期間を短くできる効果がある。

さらに、テストパターンを内部に保持するため、テスト
用の入力端子を兼用する必要がなくなり、遅延時間の特
性の改善ができるようになる。

【図面の簡単な説明】

第１図は本発明による第１の実施例のブロック図、第２
図はテストパターンの出力タイミング図、第３図は本発
明の第２の実施例のブロック図、第４図は従来の半導体
集積回路の一例のブロック図である。 １００・・・ＬＳＩ本体、１０１・・・第１の機能ブロ
ック、１０２・・・第２の機能ブロック、１０３・・・
パターン保持回路、１０４・・・パターン保持用ＲＡＭ
、２０１・・・第１の入力信号、２０２・・・第２の入
力信号、２０３・・・テストモード信号、２０４・・・
内部出力信号、２０５・・・内部入力信号、２０６・・
・タイング信号、２０７・・・パターン出力線、２０８
・・・第１の出力信号、２０９・・・第２の出力信号、
２１０・・・第１のパターン出力線、２１１・・・第２
のパターン出力線、２１２・・・書き込み信号、２１３
・・・データバス、３０１・・・第１のＡＮＤゲート、
３０２・・・第２のＡＮＤゲート、３０３・・・ＯＲゲ
ート、３０４・・・インバータ。

Claims (1)

【特許請求の範囲】
1. 外部からの信号により、機能を動作あるいは停止状態に
   設定できる複数の機能ブロックを内蔵する半導体集積回
   路において、テストパターンの保持手段と、該テストパ
   ターンの出力を制御する手段とを有し、該テストパター
   ンを被試験機能ブロックに印加することによって該機能
   ブロックの試験を行うことを特徴とする半導体集積回路
   。