JPH0365672A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0365672A JPH0365672A JP1201660A JP20166089A JPH0365672A JP H0365672 A JPH0365672 A JP H0365672A JP 1201660 A JP1201660 A JP 1201660A JP 20166089 A JP20166089 A JP 20166089A JP H0365672 A JPH0365672 A JP H0365672A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000012360 testing method Methods 0.000 claims abstract description 67
- 230000002265 prevention Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路の内蔵機能ブロックをテストする
場合は、テスト時に内部の被テスト機能ブロックを個々
に分離し、その機能ブロックが独立するような形にした
上でテストを行っていた。
場合は、テスト時に内部の被テスト機能ブロックを個々
に分離し、その機能ブロックが独立するような形にした
上でテストを行っていた。
したがって、各機能を分離するために付加回路をつける
必要があった。
必要があった。
第4図は従来の半導体集積回路の一例のブロック図でお
り、機能ブロックを分離するための回路を付加したもの
である。この図を用いて、第2の機能ブロック102を
テストする場合を例にとり従来のテスト方法について説
明する。なお、本図では構成をわかりやすくするため、
機能ブロックは2個としである。
り、機能ブロックを分離するための回路を付加したもの
である。この図を用いて、第2の機能ブロック102を
テストする場合を例にとり従来のテスト方法について説
明する。なお、本図では構成をわかりやすくするため、
機能ブロックは2個としである。
まず、102を内部で分離するためにテストモード信号
203を゛′L′ルベルに設定する。これにより、第1
の機能ブロック101の出力信号である内部出力信号2
04を102から切り離すことができる。204は通常
動作時には、第1のANDゲート301およびORゲー
ト303を通して内部入力信号205へ接続され102
に対する入力信号となっているため、この方法によって
204の代りに外部から任意のテストパターンを102
に印加できるようにする。
203を゛′L′ルベルに設定する。これにより、第1
の機能ブロック101の出力信号である内部出力信号2
04を102から切り離すことができる。204は通常
動作時には、第1のANDゲート301およびORゲー
ト303を通して内部入力信号205へ接続され102
に対する入力信号となっているため、この方法によって
204の代りに外部から任意のテストパターンを102
に印加できるようにする。
このテストモードの設定によって第1の入力信号201
が102の信号入力用となるため、ここからテストパタ
ーンを印加して102のテストを行なう。実際にはこの
201からの入力信号と直接外部から102に接続され
ている第2の入力信号202を用いてテストパターンを
入力し、第2の出力信号209からの出力をその期待値
と比較することで102の良否を判定する。
が102の信号入力用となるため、ここからテストパタ
ーンを印加して102のテストを行なう。実際にはこの
201からの入力信号と直接外部から102に接続され
ている第2の入力信号202を用いてテストパターンを
入力し、第2の出力信号209からの出力をその期待値
と比較することで102の良否を判定する。
本図では第2の機能ブロックのみのテストに着目してい
るため上述のようになっているが、101をテストする
場合も同様の付加回路とテスト手法をとることによって
テストすることが可能である。
るため上述のようになっているが、101をテストする
場合も同様の付加回路とテスト手法をとることによって
テストすることが可能である。
上述した従来の半導体集積回路では、各ブロックを分離
して独立にテストするために付加回路が必要となり、本
来の動作とは関係のない回路が増えることになり、チッ
プサイズが大きくなってしまうという欠点がある。
して独立にテストするために付加回路が必要となり、本
来の動作とは関係のない回路が増えることになり、チッ
プサイズが大きくなってしまうという欠点がある。
また、分離用の付加回路の設計に要する時間が余分にか
かるようになり、チップの開発期間を延ばしてしまうと
いう問題点がある。
かるようになり、チップの開発期間を延ばしてしまうと
いう問題点がある。
さらに、テスト時にテストパターン入力用の信号端子を
増加させないようにするため、必然的に入力端子の兼用
がなされるので、内部配線が増えて遅延時間の特性を劣
化させてしまうという欠点がある。
増加させないようにするため、必然的に入力端子の兼用
がなされるので、内部配線が増えて遅延時間の特性を劣
化させてしまうという欠点がある。
本発明の半導体集積回路は、外部からの信号により、機
能を動作あるいは停止状態に設定できる複数の機能ブロ
ックを内蔵する半導体集積回路において、テストパター
ンの保持手段と、該テストパターンの出力を制御する手
段とを有し、該テストパターンを被試験機能ブロックに
印加して構成されている。
能を動作あるいは停止状態に設定できる複数の機能ブロ
ックを内蔵する半導体集積回路において、テストパター
ンの保持手段と、該テストパターンの出力を制御する手
段とを有し、該テストパターンを被試験機能ブロックに
印加して構成されている。
次に、本発明について図面を参照して説明する。第1図
は本発明による第1の実施例のブロック図である0本実
施例は、第1の機能ブロック101、第2の機能ブロッ
ク102およびパターン保持回路103を有している。
は本発明による第1の実施例のブロック図である0本実
施例は、第1の機能ブロック101、第2の機能ブロッ
ク102およびパターン保持回路103を有している。
このような構成をもつ半導体集積回路のテスト方法につ
いて102をテストする場合を例にとって説明する。
いて102をテストする場合を例にとって説明する。
第2図に示すように、通常動作時は101の内部出力信
号204が102と接続され、相互に関連した動作をし
ている。テスト時にはこの204からテスト用のパター
ンを入力する必要があるため、204を101から切り
離さなければならない。テストモードの設定はテストモ
ード信号203によって行う。この信号によってテスト
モードが設定されると、101からの内部出力信号20
4がハイインピーダンス状態になり、テストパターンの
入力が可能になる。また、パターン保持回路103に対
してもテストモードが設定され、パターン出力線207
が活性化される。
号204が102と接続され、相互に関連した動作をし
ている。テスト時にはこの204からテスト用のパター
ンを入力する必要があるため、204を101から切り
離さなければならない。テストモードの設定はテストモ
ード信号203によって行う。この信号によってテスト
モードが設定されると、101からの内部出力信号20
4がハイインピーダンス状態になり、テストパターンの
入力が可能になる。また、パターン保持回路103に対
してもテストモードが設定され、パターン出力線207
が活性化される。
この設定後、タイミング信号206を103に入力する
。これによって、あらかじめ103に保持されているテ
ストパターンが207から出力され、102へ入力する
ことができる。実際のテストは103および第2の入力
信号202からテストパターンを印加し、第2の出力信
号209からの出力をその期待値と比較することで10
2の良否を判定する。
。これによって、あらかじめ103に保持されているテ
ストパターンが207から出力され、102へ入力する
ことができる。実際のテストは103および第2の入力
信号202からテストパターンを印加し、第2の出力信
号209からの出力をその期待値と比較することで10
2の良否を判定する。
なお、ここでは102をテストする場合について説明し
たが、101をテストするときでも、同様の手法をとる
ことが可能である。
たが、101をテストするときでも、同様の手法をとる
ことが可能である。
第3図は本発明の第2の実施例のブロック図である。
本実施例においては、テストパターンの保持手段として
、パターン保持用RAM104を内蔵させたものである
0本例においてもテストモードの設定方法と、テストパ
ターンの印加、良否の判定方法については第1の実施例
と同様なので説明は省略し、ここでは104の動作につ
いて説明する。
、パターン保持用RAM104を内蔵させたものである
0本例においてもテストモードの設定方法と、テストパ
ターンの印加、良否の判定方法については第1の実施例
と同様なので説明は省略し、ここでは104の動作につ
いて説明する。
たとえば、102をテストする場合であればあらかじめ
102に対するテストパターンを104に書き込んでお
く。これは書き込み信号303゜データバス304を用
いて行う。そしてテストモ−ド設定後、206にタイミ
ング信号を入力することによって、第1のパターン出力
線210からテストパターンを出力させる。このパター
ンは210より102へ入力される。
102に対するテストパターンを104に書き込んでお
く。これは書き込み信号303゜データバス304を用
いて行う。そしてテストモ−ド設定後、206にタイミ
ング信号を入力することによって、第1のパターン出力
線210からテストパターンを出力させる。このパター
ンは210より102へ入力される。
一方、101をテストする場合には、104の内容を1
01用のテストパターンに書きかえてからテストするこ
とになる。このテストパターンは第2のテストパターン
出力線302を通して101に入力される。すなわち、
本実施例ではテストする機能ブロックに対応して、その
都度テストパターンを書きかえることができるため、メ
モリ容量を増大させることなく、複数の機能ブロックを
テストできるという利点がある。
01用のテストパターンに書きかえてからテストするこ
とになる。このテストパターンは第2のテストパターン
出力線302を通して101に入力される。すなわち、
本実施例ではテストする機能ブロックに対応して、その
都度テストパターンを書きかえることができるため、メ
モリ容量を増大させることなく、複数の機能ブロックを
テストできるという利点がある。
以上説明したように、本発明は半導体集積回路内部にテ
ストパターンを保持する手段を設けることにより、テス
ト用の付加回路が不要となるため、チップサイズの増大
を防ぐことができる。
ストパターンを保持する手段を設けることにより、テス
ト用の付加回路が不要となるため、チップサイズの増大
を防ぐことができる。
また、テスト回路設計に要する時間を短縮することがで
きるようになり、開発期間を短くできる効果がある。
きるようになり、開発期間を短くできる効果がある。
さらに、テストパターンを内部に保持するため、テスト
用の入力端子を兼用する必要がなくなり、遅延時間の特
性の改善ができるようになる。
用の入力端子を兼用する必要がなくなり、遅延時間の特
性の改善ができるようになる。
第1図は本発明による第1の実施例のブロック図、第2
図はテストパターンの出力タイミング図、第3図は本発
明の第2の実施例のブロック図、第4図は従来の半導体
集積回路の一例のブロック図である。 100・・・LSI本体、101・・・第1の機能ブロ
ック、102・・・第2の機能ブロック、103・・・
パターン保持回路、104・・・パターン保持用RAM
、201・・・第1の入力信号、202・・・第2の入
力信号、203・・・テストモード信号、204・・・
内部出力信号、205・・・内部入力信号、206・・
・タイング信号、207・・・パターン出力線、208
・・・第1の出力信号、209・・・第2の出力信号、
210・・・第1のパターン出力線、211・・・第2
のパターン出力線、212・・・書き込み信号、213
・・・データバス、301・・・第1のANDゲート、
302・・・第2のANDゲート、303・・・ORゲ
ート、304・・・インバータ。
図はテストパターンの出力タイミング図、第3図は本発
明の第2の実施例のブロック図、第4図は従来の半導体
集積回路の一例のブロック図である。 100・・・LSI本体、101・・・第1の機能ブロ
ック、102・・・第2の機能ブロック、103・・・
パターン保持回路、104・・・パターン保持用RAM
、201・・・第1の入力信号、202・・・第2の入
力信号、203・・・テストモード信号、204・・・
内部出力信号、205・・・内部入力信号、206・・
・タイング信号、207・・・パターン出力線、208
・・・第1の出力信号、209・・・第2の出力信号、
210・・・第1のパターン出力線、211・・・第2
のパターン出力線、212・・・書き込み信号、213
・・・データバス、301・・・第1のANDゲート、
302・・・第2のANDゲート、303・・・ORゲ
ート、304・・・インバータ。
Claims (1)
- 外部からの信号により、機能を動作あるいは停止状態に
設定できる複数の機能ブロックを内蔵する半導体集積回
路において、テストパターンの保持手段と、該テストパ
ターンの出力を制御する手段とを有し、該テストパター
ンを被試験機能ブロックに印加することによって該機能
ブロックの試験を行うことを特徴とする半導体集積回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1201660A JPH0365672A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1201660A JPH0365672A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0365672A true JPH0365672A (ja) | 1991-03-20 |
Family
ID=16444786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1201660A Pending JPH0365672A (ja) | 1989-08-02 | 1989-08-02 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0365672A (ja) |
-
1989
- 1989-08-02 JP JP1201660A patent/JPH0365672A/ja active Pending
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