JPH01205346A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01205346A JPH01205346A JP63031275A JP3127588A JPH01205346A JP H01205346 A JPH01205346 A JP H01205346A JP 63031275 A JP63031275 A JP 63031275A JP 3127588 A JP3127588 A JP 3127588A JP H01205346 A JPH01205346 A JP H01205346A
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- JP
- Japan
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- cpu
- circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 230000002093 peripheral effect Effects 0.000 claims abstract description 24
- 238000012360 testing method Methods 0.000 abstract description 9
- 239000002131 composite material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Microcomputers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関し、さらに詳しくは処理
回路（以下、ＣＰＵと略称することがある）と、周辺回
路とを１つの半導体チップ上に形成した半導体集積回路
に関する。
回路（以下、ＣＰＵと略称することがある）と、周辺回
路とを１つの半導体チップ上に形成した半導体集積回路
に関する。
従来の技術
たとえば、ＣＰＵと周辺回路とで１つの半導体集積回路
のシステムが構成される場合に、従来は、ＣＰＵと周辺
回路をそれぞれ別々のチップ上に形成して、それぞ１１
別々の半導体集積回路を得ていた。したがって、このＪ
’ｆ４成の場合、ＣＰＵより出力される信号あるいはＣ
ＰＵに入力される信号は外部から確実に確認できる。
のシステムが構成される場合に、従来は、ＣＰＵと周辺
回路をそれぞれ別々のチップ上に形成して、それぞ１１
別々の半導体集積回路を得ていた。したがって、このＪ
’ｆ４成の場合、ＣＰＵより出力される信号あるいはＣ
ＰＵに入力される信号は外部から確実に確認できる。
ところで、１つのシステムを＋１１成するＣ Ｐ Ｕと
その周辺回路とを１つのチップ上に形成して、システム
を１つの半導体集積回路、たとえば大規模集積回路（略
称ＬＳＩ）として得ようとする場ａにおいて、そのシス
テムが、ＣＰＵから出力される信号あるいはＣＰＵに入
力される信号を外部に直接取り出して使用することのな
い構成のものであるとすると、それらの信号をＬＳＩの
外部に出さないで直接内部で処理する構成を採ることが
考えられる。
その周辺回路とを１つのチップ上に形成して、システム
を１つの半導体集積回路、たとえば大規模集積回路（略
称ＬＳＩ）として得ようとする場ａにおいて、そのシス
テムが、ＣＰＵから出力される信号あるいはＣＰＵに入
力される信号を外部に直接取り出して使用することのな
い構成のものであるとすると、それらの信号をＬＳＩの
外部に出さないで直接内部で処理する構成を採ることが
考えられる。
発明が解決しようとする課題
しかしながら、上記した構成のＬＳＩの堝６、ＣＰＵを
ＬＳＩの外部から制御できないため、ＬＳＩのテストに
おいて、ＣＰＵに対し信−ワーが入出力されることによ
り周辺回路がその影響を受け、結果的にテスト不能に陥
るなどの問題が生じる。
ＬＳＩの外部から制御できないため、ＬＳＩのテストに
おいて、ＣＰＵに対し信−ワーが入出力されることによ
り周辺回路がその影響を受け、結果的にテスト不能に陥
るなどの問題が生じる。
したがって本発明の目的は、処理回路と周辺回路を１つ
の半導体チップ上に形成した半導体集積回路であって、
処理回路の動作の影響を受けることなく周辺回路のテス
トを行うことのできる半導体ゴ３積回路分提供すること
である。
の半導体チップ上に形成した半導体集積回路であって、
処理回路の動作の影響を受けることなく周辺回路のテス
トを行うことのできる半導体ゴ３積回路分提供すること
である。
課題を解決するための手段
本発明は、処理回路とそれに関連する周辺回路とをバス
で接続して１つの半導体チップ上に形成ｔｙ、 処理回路は、外部からの制御信号を受信する入力端子を
備え、 この入力端子に制御信号を与えることによって、処理回
路の周辺回路側から見たバスのインピーダンスを高くす
ることを特徴とする半導体集積回路である。
で接続して１つの半導体チップ上に形成ｔｙ、 処理回路は、外部からの制御信号を受信する入力端子を
備え、 この入力端子に制御信号を与えることによって、処理回
路の周辺回路側から見たバスのインピーダンスを高くす
ることを特徴とする半導体集積回路である。
１１三用
本発明に従えば、外部に設けられたバス要求信号などの
制御信号の入力端子から、制御信号を処理回路（略称Ｃ
Ｐ シ１ ）に入力することにより、各種バスに接続さ
れているＣＰＵの端子が高インピーダンス状君になって
、周辺回路がＣＰＵから仮想的に切り離され、ＣＰＵの
動作に左右されることなく周辺回路のテス１〜が可能に
なる。
制御信号の入力端子から、制御信号を処理回路（略称Ｃ
Ｐ シ１ ）に入力することにより、各種バスに接続さ
れているＣＰＵの端子が高インピーダンス状君になって
、周辺回路がＣＰＵから仮想的に切り離され、ＣＰＵの
動作に左右されることなく周辺回路のテス１〜が可能に
なる。
実施例
第１１′２Ｉは本発明の一実施例である半導体集積回路
の回路１１４成を示すブロック図である。この半導体集
積回路は、１つのシステムをｔＭ成するＣＰＵ１と複数
の周辺回路２ａ、２ｂ、２ｃとを１つの半導体チンブ上
に形成した複合ＬＳＩであって、その外部には各周辺回
路２ａ〜２ｃに接続された端子３ａ〜３ｃと ＣＰＵ
１に接続された端子４ａ、４ｂが設けられている。ＣＰ
ＵＩに接続された端子４ａ、４ｂのうち、端子４ａは複
合ＬＳＩの外部からＣＰＵＩに直接、制御信号であるバ
ス要求信号Ｂ Ｕ Ｓ ＲＱを入力するだめのバス要求
信号入力端子であって、ＣＩ） Ｕ １には入力される
バス要求信号ＢＵＳＲＱがアクティブなとき、つまり「
Ｌ」レベルのとき、アドレスバス、データバス、トライ
ステート制御バスなどの各種バス５ ＝ｔ 。
の回路１１４成を示すブロック図である。この半導体集
積回路は、１つのシステムをｔＭ成するＣＰＵ１と複数
の周辺回路２ａ、２ｂ、２ｃとを１つの半導体チンブ上
に形成した複合ＬＳＩであって、その外部には各周辺回
路２ａ〜２ｃに接続された端子３ａ〜３ｃと ＣＰＵ
１に接続された端子４ａ、４ｂが設けられている。ＣＰ
ＵＩに接続された端子４ａ、４ｂのうち、端子４ａは複
合ＬＳＩの外部からＣＰＵＩに直接、制御信号であるバ
ス要求信号Ｂ Ｕ Ｓ ＲＱを入力するだめのバス要求
信号入力端子であって、ＣＩ） Ｕ １には入力される
バス要求信号ＢＵＳＲＱがアクティブなとき、つまり「
Ｌ」レベルのとき、アドレスバス、データバス、トライ
ステート制御バスなどの各種バス５ ＝ｔ 。
５ｃに接続されているＣＰＵＩの内部端子６ａ。
６Ｃを高インピーダンス状態にする一方、入力されるバ
ス要求信号Ｂ Ｕ Ｓ ＲＱがｒＨ」レベルのとき、上
記内部端子６ａ、６ｃを低インピーダンス状態にする機
能か与えられている。
ス要求信号Ｂ Ｕ Ｓ ＲＱがｒＨ」レベルのとき、上
記内部端子６ａ、６ｃを低インピーダンス状態にする機
能か与えられている。
第２１′２１は、バス要求信号ＢＵＳＲＱがバス要求信
号入力端子・ｌａからＣＰＵＩに入力されるまでの途中
の入力回路の具体的な構成例を示したもので、同図（ａ
）は途中に入カバッファフを介在させた例を示し、同図
（ｂ）はバッファを介在させず直列ＣＰ ｔＪ １に入
力する例を示している。
号入力端子・ｌａからＣＰＵＩに入力されるまでの途中
の入力回路の具体的な構成例を示したもので、同図（ａ
）は途中に入カバッファフを介在させた例を示し、同図
（ｂ）はバッファを介在させず直列ＣＰ ｔＪ １に入
力する例を示している。
第３（２Ｉは上記した複合ＬＳＩの周辺回路２ａ〜２Ｃ
をテストする場合の動作を示したタイミング−１−ヤー
ドてあり、同［２１（ａ＞は複きＬＳＩのクロック波形
を、同図（ｂ）はバス要求信号ＢＵＳＲＱの波形を、同
［１１（ｃ）はアドレスバス、データバス、■・ライス
チー１−制御バスなどの各種バス５ａ。
をテストする場合の動作を示したタイミング−１−ヤー
ドてあり、同［２１（ａ＞は複きＬＳＩのクロック波形
を、同図（ｂ）はバス要求信号ＢＵＳＲＱの波形を、同
［１１（ｃ）はアドレスバス、データバス、■・ライス
チー１−制御バスなどの各種バス５ａ。
５ｃに出力される信号の波形を示している。
次に、上記した複合ＬＳＩの周辺回路２ａ〜２Ｃをテス
トする場合の動ｆヤを、第３図を参照して説明する。
トする場合の動ｆヤを、第３図を参照して説明する。
先ず、実際の使用状！序のもとては、バス要求信号入力
端子−４ａよりＣＰＵＩに入力されるバス要求信号ＢＵ
ＳＲＱはｒＨ，レベルに設定されており、これによりＣ
ＰＵ１の各内部端子６ａ、６ｃは低インピーダンス状態
に保たれ、ＣＰＵＩと周辺回路２ａ、２ｃの間は信号の
授受が可能な状態となっている。
端子−４ａよりＣＰＵＩに入力されるバス要求信号ＢＵ
ＳＲＱはｒＨ，レベルに設定されており、これによりＣ
ＰＵ１の各内部端子６ａ、６ｃは低インピーダンス状態
に保たれ、ＣＰＵＩと周辺回路２ａ、２ｃの間は信号の
授受が可能な状態となっている。
この状態から、バス要求信号ＢＵＳＲ，Ｑをアクティブ
すなわち「Ｌ」レベルにすると、ｃｐｕｔの各内部端子
６ａ、６ｃは高インピーダンス状態に切り換わって、以
陵、バス要求信号ＢｔＪＲ３Ｑが「Ｉ（」レベルに切り
換えられない限り、この高インピーダンス状態が保持さ
れる。したがって、このとき周辺回路２ａ、２ｃはＣＰ
Ｕ １がら仮想的に切り離され、ＣＰＵＩの動ｆヤの影
響を受けることなく周辺回路２ ：ｔ〜２ｃのテストが
可能となる。
すなわち「Ｌ」レベルにすると、ｃｐｕｔの各内部端子
６ａ、６ｃは高インピーダンス状態に切り換わって、以
陵、バス要求信号ＢｔＪＲ３Ｑが「Ｉ（」レベルに切り
換えられない限り、この高インピーダンス状態が保持さ
れる。したがって、このとき周辺回路２ａ、２ｃはＣＰ
Ｕ １がら仮想的に切り離され、ＣＰＵＩの動ｆヤの影
響を受けることなく周辺回路２ ：ｔ〜２ｃのテストが
可能となる。
発明の効果
以上のように、本発明の半導体集積回路は、ＣＰＵに制
御信号を直接入力することのできる入力端子を外部に設
けているので、この入力端子を用いて外部からＣＰＵに
制（卸信号を入力することにより、各種バスに接続され
ているＣＰＵの端子が高インピーダンス状態に保持され
て周辺回路がＣＰＵから仮想的に切り離され、ＣＰＵの
動作の影響を受（Ｊることなく、周辺回路のテス（・を
確実に行うことができる。
御信号を直接入力することのできる入力端子を外部に設
けているので、この入力端子を用いて外部からＣＰＵに
制（卸信号を入力することにより、各種バスに接続され
ているＣＰＵの端子が高インピーダンス状態に保持され
て周辺回路がＣＰＵから仮想的に切り離され、ＣＰＵの
動作の影響を受（Ｊることなく、周辺回路のテス（・を
確実に行うことができる。
第１１２１は本発明の一実施例である半導体集積回路の
回路構成を示すブロック図、第２図（ａ）。 （［））はそれぞれバス要求信号入力端子からＣＰＵに
至る入力回路の具体的構成を示す回路図、第３図は第１
図の半導体集積回路における周辺回路のテスト動１ヤを
示すタイミングチャートである。 ｌ・・・ＣＰＩＪ、２ａ〜２ｃ・・・周辺回路、４ａ・
・・バス要求信号入力端子、５ａ、５ｃ・・・バス、６
ａ。 ６い・内部端子 代理人 弁理士 西教 圭一部 第 １ 図 第 ２ 図
回路構成を示すブロック図、第２図（ａ）。 （［））はそれぞれバス要求信号入力端子からＣＰＵに
至る入力回路の具体的構成を示す回路図、第３図は第１
図の半導体集積回路における周辺回路のテスト動１ヤを
示すタイミングチャートである。 ｌ・・・ＣＰＩＪ、２ａ〜２ｃ・・・周辺回路、４ａ・
・・バス要求信号入力端子、５ａ、５ｃ・・・バス、６
ａ。 ６い・内部端子 代理人 弁理士 西教 圭一部 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 処理回路とそれに関連する周辺回路とをバスで接続し
て１つの半導体チップ上に形成し、 処理回路は、外部からの制御信号を受信する入力端子を
備え、 この入力端子に制御信号を与えることによって、処理回
路の周辺回路側から見たバスのインピーダンスを高くす
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031275A JPH01205346A (ja) | 1988-02-12 | 1988-02-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031275A JPH01205346A (ja) | 1988-02-12 | 1988-02-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205346A true JPH01205346A (ja) | 1989-08-17 |
Family
ID=12326776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031275A Pending JPH01205346A (ja) | 1988-02-12 | 1988-02-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
-
1988
- 1988-02-12 JP JP63031275A patent/JPH01205346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391038A (ja) * | 1989-09-04 | 1991-04-16 | Sharp Corp | 集積回路 |
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