JP3278594B2 - 半導体集積回路のテスト方法 - Google Patents
半導体集積回路のテスト方法Info
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Description
ータ等の半導体集積回路に係り、特に製品評価用のテス
トモードに設定するためのテスト回路を内蔵した半導体
集積回路に関するものである。
導体集積回路では、ユーザのための動作モード以外に設
計者が製品評価を行うためのテストモードが設けられて
おり、半導体集積回路をテストモードにするための回路
をテスト回路と呼んでいる。
スト回路には、ユーザからのアクセスを防止する機能が
ないため、ユーザの誤った操作により、ユーザモード以
外の予期しない動作モードに設定されてしまうことがあ
り、誤動作の原因となるという問題点があった。本発明
は、上記課題を解決するためになされたもので、テスト
回路の誤操作を防止することができる半導体集積回路の
テスト方法及び半導体集積回路を提供することを目的と
する。
載のように、半導体ウェハを個々のチップに分離する前
に、第１のチップの外部端子から隣接する第２のチップ
のテスト回路へ所定の信号を供給して、第２のチップを
テストモードに設定し、テスト終了後、前記第１のチッ
プの外部端子から前記第２のチップのテスト回路へ所定
の信号を供給して、前記第２のチップのテストモードを
解除してユーザモードに設定した後に、前記半導体ウェ
ハを個々のチップに分離することにより、第１のチップ
の外部端子と第２のチップのテスト回路を接続していた
配線が切断されるようにしたものである。このように、
個々のチップに分離する前の半導体ウェハの状態で、第
１のチップの外部端子から隣接する第２のチップのテス
ト回路へ所定の信号を供給して、第２のチップをテスト
モードに設定し、テスト終了後に、第１のチップの外部
端子から第２のチップのテスト回路へ信号を供給して、
第２のチップをユーザモードに設定する。この後に、半
導体ウェハを個々のチップに分離することにより、第１
のチップの外部端子と第２のチップのテスト回路を接続
していた配線が切断されるため、テスト回路にアクセス
することができなくなり、テスト回路はユーザモードの
状態を保持し続ける。
て図面を参照して詳細に説明する。図１は本発明の実施
の形態を示す半導体集積回路のブロック図である。図１
では、複数の半導体集積回路チップ１ａ，１ｂ，１ｃ，
１ｄが半導体ウェハ上に形成されたときの状態を示して
いる。
評価用のテストモードに設定するためのテスト回路２、
評価テスト用のＲＯＭ（リードオンリメモリ）３、四則
演算又は論理演算などを行う演算回路及びアドレス又は
データを保持するレジスタ等の内部回路（不図示）が設
けられている。
（パッド）が設けられている。これらの端子には、リセ
ット用の外部端子ＲＳＴ、隣接するチップのテスト回路
２にテストモード設定信号を供給するための外部端子
Ａ，Ｂ，Ｃ、電源端子（不図示）、ＧＮＤ端子（不図
示）等がある。
ＥＰＲＯＭセル）１１ａ，１１ｂ、セル１１ａ，１１ｂ
の出力の論理演算を行う論理回路１２、ゲート１２の出
力に接続されたバッファ１３から構成されている。そし
て、あるチップ内のＥＥＰＲＯＭセル１１ａ，１１ｂの
ゲートは、隣接するチップの外部端子Ａ，Ｂとそれぞれ
接続され、同ＥＥＰＲＯＭセル１１ａ，１１ｂのソース
は、該隣接チップの外部端子Ｃと接続されている。よっ
て、あるチップのテスト回路２へのテストモード設定信
号は、隣接するチップの外部端子Ａ，Ｂ，Ｃから配線を
介して供給される。
評価テストを実施する手順を説明する。ここでは、チッ
プ１ｃのテストを例にとって説明する。まず、チップ１
ｃの端子ＲＳＴにリセット信号を入力してＲＯＭ３をリ
セットした後に、隣接するチップ１ｂの端子Ａ，Ｂに０
Ｖを印加し、チップ１ｂの端子Ｃに高電圧（例えば、１
０Ｖ）を印加する。これにより、チップ１ｃのＥＥＰＲ
ＯＭセル１１ａ，１１ｂに「０」が書き込まれ、セル１
１ａ，１１ｂの消去が行われる。
加し、チップ１ｂの端子Ｂ，Ｃに０Ｖを印加する。これ
により、チップ１ｃのＥＥＰＲＯＭセル１１ａに「１」
が書き込まれる。セル１１ａに書き込まれた値が
「１」、セル１１ｂに書き込まれた値が「０」となった
ことにより、論理回路１２の出力が「Ｈ」レベルとな
り、バッファ１３の出力、すなわちテスト回路２の出力
である信号Ｔが「Ｈ」レベルとなる。
レベルとなってテストモードに設定されたことを認識す
ると、テストコード（命令）を出力する。テストコード
を受け取ったチップ１ｃの内部回路は、テストコードに
応じた処理を実行する。この実行結果は、チップ１ｃの
図示しない外部端子から試験装置に出力される。試験装
置は、受け取った実行結果に基づいてチップ１ｃを評価
する。こうして、製品評価テストが実施される。なお、
テストモードに設定した後のテストの方法については、
本実施の形態以外の方法でもよいことは言うまでもな
い。
０Ｖを印加し、チップ１ｂの端子Ｃに高電圧を印加し
て、チップ１ｃのＥＥＰＲＯＭセル１１ａ，１１ｂに
「０」が書き込む。続いて、チップ１ｂの端子Ｂに高電
圧を印加し、チップ１ｂの端子Ａ，Ｃに０Ｖを印加す
る。これにより、チップ１ｃのＥＥＰＲＯＭセル１１ｂ
に「１」が書き込まれる。
ル１１ｂに書き込まれた値が「１」となったことによ
り、論理回路１２の出力が「Ｌ」レベルとなり、信号Ｔ
が「Ｌ」レベルとなる。これで、テストモードが解除さ
れ、チップ１ｃはユーザモードに設定される。
後、ダイシング工程、すなわち半導体ウェハを個々のチ
ップに分離する工程が実施されると、各チップのテスト
回路２と隣接チップの端子Ａ，Ｂ，Ｃとを接続していた
配線が図２に示すように切断される。配線の切断によ
り、テスト回路２にアクセスすることができなくなるの
で、各チップはユーザモードに設定されたままの状態を
維持し、ユーザモード以外の誤った動作モードに設定さ
れることがなくなる。
１１ａ，１１ｂはユーザモード設定値を保持しているの
で、パッドＤの状態を調べることで、そのチップがユー
ザモードになっているか否かを確認することができる。
また、本実施の形態では、ＥＥＰＲＯＭセルを１１ａ，
１１ｂからなる２ビットで構成しているが、２ビット以
外の構成でもよい。また、本実施の形態では、１チップ
ずつテストを実施しているが、複数のチップを同時にテ
ストしてもよいことは言うまでもない。
の分離により、第１のチップの外部端子と第２のチップ
のテスト回路を接続していた配線が切断されるため、テ
スト回路にアクセスすることができなくなり、テスト回
路はユーザモードの状態に固定される。したがって、ユ
ーザの誤った操作により、ユーザモード以外の予期しな
い動作モードに設定されてしまうことがなくなるので、
テスト回路の誤った操作による誤動作を防止することが
できる。
ブロック図である。
テスト回路、３…ＲＯＭ、１１ａ、１１ｂ…不揮発性メ
モリセル、１２…論理回路、１３…バッファ、Ａ、Ｂ、
Ｃ、Ｄ…外部端子、Ｔ…テスト信号、ＲＳＴ…外部端子
（リセット端子）。
Claims (1)
- 【請求項１】 評価用のテストモードに設定するテスト
回路を備えた、半導体ウェハ上の各チップに対し、前記
テスト回路を用いてテストモードに設定し評価テストを
実施する半導体集積回路のテスト方法において、 半導体ウェハを個々のチップに分離する前に、第１のチ
ップの外部端子から隣接する第２のチップのテスト回路
へ所定の信号を供給して、第２のチップをテストモード
に設定し、 テスト終了後、前記第１のチップの外部端子から前記第
２のチップのテスト回路へ所定の信号を供給して、前記
第２のチップのテストモードを解除してユーザモードに
設定した後に、前記半導体ウェハを個々のチップに分離
することにより、第１のチップの外部端子と第２のチッ
プのテスト回路を接続していた配線が切断されることを
特徴とする半導体集積回路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26640997A JP3278594B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26640997A JP3278594B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11111923A JPH11111923A (ja) | 1999-04-23 |
| JP3278594B2 true JP3278594B2 (ja) | 2002-04-30 |
Family
ID=17430541
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26640997A Expired - Fee Related JP3278594B2 (ja) | 1997-09-30 | 1997-09-30 | 半導体集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278594B2 (ja) |
-
1997
- 1997-09-30 JP JP26640997A patent/JP3278594B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11111923A (ja) | 1999-04-23 |
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