JPH0361373B2 - - Google Patents
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- Publication number
- JPH0361373B2 JPH0361373B2 JP62256887A JP25688787A JPH0361373B2 JP H0361373 B2 JPH0361373 B2 JP H0361373B2 JP 62256887 A JP62256887 A JP 62256887A JP 25688787 A JP25688787 A JP 25688787A JP H0361373 B2 JPH0361373 B2 JP H0361373B2
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- JP
- Japan
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- data
- digital
- channel
- analog
- serial
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Links
- 238000005070 sampling Methods 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はステレオ等の多チヤンネルデイジタル
信号をアナログ変換するＤ／Ａ変換回路の改良に
関する。
信号をアナログ変換するＤ／Ａ変換回路の改良に
関する。
（従来の技術）
コンパクトデイスク（CD）プレーヤを始めと
するデイジタル機器では、ステレオ左右信号等複
数チヤンネルのデイジタルデータが直列に配列さ
れており、これをDA変換する場合各チヤンネル
間の位相を正しく合わせる必要がある。
するデイジタル機器では、ステレオ左右信号等複
数チヤンネルのデイジタルデータが直列に配列さ
れており、これをDA変換する場合各チヤンネル
間の位相を正しく合わせる必要がある。
このために従来は各チヤンネルデータをパラレ
ルデータに変換し、それぞれ独立のＤ／Ａ変換器
を用い、同一クロツクで駆動してＤ／Ａ変換を行
なつていた。しかしながらこれは高価なＤ／Ａ変
換器を複数用いなければならない。
ルデータに変換し、それぞれ独立のＤ／Ａ変換器
を用い、同一クロツクで駆動してＤ／Ａ変換を行
なつていた。しかしながらこれは高価なＤ／Ａ変
換器を複数用いなければならない。
又、１つのDA変換器を用いて、ステレオ左右
信号のシリアルデータをそのままの順序でＤ／Ａ
変換し、サンプルホールド回路によりステレオ左
及び右信号のそれぞれを抜き出してアナログステ
レオ信号を得るものにおいては、直列的にＤ／Ａ
変換されるために、サンプル周期の半サイクルだ
け一方のチヤンネルが時間的におくれる。この為
に、進んだ方のチヤンネルにもう１段サンプルホ
ールド回路を加えて半サイクルだけおくらせて位
相を合わせることが行われている。
信号のシリアルデータをそのままの順序でＤ／Ａ
変換し、サンプルホールド回路によりステレオ左
及び右信号のそれぞれを抜き出してアナログステ
レオ信号を得るものにおいては、直列的にＤ／Ａ
変換されるために、サンプル周期の半サイクルだ
け一方のチヤンネルが時間的におくれる。この為
に、進んだ方のチヤンネルにもう１段サンプルホ
ールド回路を加えて半サイクルだけおくらせて位
相を合わせることが行われている。
（発明が解決しようとする問題点）
しかしながら、この様なＤ／Ａ変換回路では、
位相のずれはなくなるが、一方のチヤンネルには
サンプルホールド回路が一段増加し、このために
歪や雑音の増加をともないチヤンネル間でアンバ
ランスな特性となりやすかつた。本発明は、これ
らの点に鑑み複数のチヤンネルのデイジタル信号
を１つのＤ／Ａ変換器で順次処理し、しかも各チ
ヤンネル間の位相差を生じないデイジタルアナロ
グ変換回路を提供するものである。
位相のずれはなくなるが、一方のチヤンネルには
サンプルホールド回路が一段増加し、このために
歪や雑音の増加をともないチヤンネル間でアンバ
ランスな特性となりやすかつた。本発明は、これ
らの点に鑑み複数のチヤンネルのデイジタル信号
を１つのＤ／Ａ変換器で順次処理し、しかも各チ
ヤンネル間の位相差を生じないデイジタルアナロ
グ変換回路を提供するものである。
（問題点を解決する為の手段）
このために本発明では複数チヤンネルの並列デ
イジタルデータをそれぞれオーバサンプリングす
るデイジタルフイルタ手段を設けオーバサンプリ
ングした並列デイジタルデータからあらかじめ決
められたチヤンネル順に当該時刻のデイジタルデ
ータを順次抜きだして整列した直列デイジタルデ
ータを得、これを一つのＤ／Ａ変換器に加えて直
列アナログデータ列を得、さらにこれを上記複数
チヤンネルに対応する複数のサンプリング回路に
加えて順次サンプリングし、上記複数チヤンネル
に対する各アナログデータを再生する。
イジタルデータをそれぞれオーバサンプリングす
るデイジタルフイルタ手段を設けオーバサンプリ
ングした並列デイジタルデータからあらかじめ決
められたチヤンネル順に当該時刻のデイジタルデ
ータを順次抜きだして整列した直列デイジタルデ
ータを得、これを一つのＤ／Ａ変換器に加えて直
列アナログデータ列を得、さらにこれを上記複数
チヤンネルに対応する複数のサンプリング回路に
加えて順次サンプリングし、上記複数チヤンネル
に対する各アナログデータを再生する。
（作用）
上述の様に、順次配列された直列データはそれ
ぞれその時刻における真のデータが推測されて割
り当てられているので、これを１個のＤ／Ａ変換
器により直列アナログデータ列に変換し、これを
それぞれのチヤンネルの位相でサンプルホールド
すれば、各チヤンネルのアナログデータを復調す
ることが出来る。
ぞれその時刻における真のデータが推測されて割
り当てられているので、これを１個のＤ／Ａ変換
器により直列アナログデータ列に変換し、これを
それぞれのチヤンネルの位相でサンプルホールド
すれば、各チヤンネルのアナログデータを復調す
ることが出来る。
（実施例）
第１図は、本発明を、ステレオ左、右のパラレ
ルデイジタル信号からアナログ信号を得るデイジ
タルアナログ変換回路に適用する場合の一実施例
を示すものである。
ルデイジタル信号からアナログ信号を得るデイジ
タルアナログ変換回路に適用する場合の一実施例
を示すものである。
図において、ステレオ左、右のデイジタル信号
Ｌ(D)，Ｒ(D)は２倍オーバサンプリングのデイジタ
ルフイルタ１，２に加えられ、その出力はパラレ
ル・シリアル変換器３を介してＤ／Ａ変換器４に
加えられる。Ｄ／Ａ変換器４の出力はサンプルホ
ールド回路５，６に加えられ、サンプリング信号
発生器７からのサンプルホールド信号ｆ，ｇによ
りサンプルホールドされて、左、右のアナログ信
号Ｌ(A)，Ｒ(A)に変換される。
Ｌ(D)，Ｒ(D)は２倍オーバサンプリングのデイジタ
ルフイルタ１，２に加えられ、その出力はパラレ
ル・シリアル変換器３を介してＤ／Ａ変換器４に
加えられる。Ｄ／Ａ変換器４の出力はサンプルホ
ールド回路５，６に加えられ、サンプリング信号
発生器７からのサンプルホールド信号ｆ，ｇによ
りサンプルホールドされて、左、右のアナログ信
号Ｌ(A)，Ｒ(A)に変換される。
以上の構成による動作を、第２図の各部波形図
を用いて説明する。第２図は、第１図における入
力デイジタル信号Ｌ(D)，Ｒ(D)が互いに等しいデー
タである場合を示すもので、記号ａ〜ｋで示す各
線図は、第１図中の記号ａ〜ｋで示す出力波形を
示す。
を用いて説明する。第２図は、第１図における入
力デイジタル信号Ｌ(D)，Ｒ(D)が互いに等しいデー
タである場合を示すもので、記号ａ〜ｋで示す各
線図は、第１図中の記号ａ〜ｋで示す出力波形を
示す。
波形ａ，ｂは、ステレオ左、右信号の波形１０
を、基本サンプリング周期Ｔでサンプリングして
得たパラレルデイジタルデータＬ(D)，Ｒ(D)の、各
サンプリング時刻におけるデータ値１１1，１１
２，…１１oを示すものである。これらデイジタル
信号Ｌ(D)及びＲ(D)は、デイジタルフイルタ１，２
により２倍オーバサンプリングされる。この結果
第２図ｃ，ｄの如く各基本サンプリング周期の中
間のデータが補間されて基本サンプリング周波数
を２倍にしたのとほぼ同一の、いわゆるオーバサ
ンプリングされたデータ１２A1，１２B1，１２
A2，１２B2，…１２Boが得られる。この２倍の
サンプリング周波数を有するパラレルデータｃ，
ｄは、パラレル・シリアル変換器３によりシリア
ルデータ変換される。この場合、基本サンプリン
グ同期Ｔの前半に、左チヤンネル用デイジタルフ
イルタ１からの出力ｃのデータ１２A1，１２A2，
１２A3，…１２Aoを抜き出して割り当て、後半
に右チヤンネル用デイジタルフイルタ２からの出
力ｄのデータ１２B1，１２B2，１２B3…１２Bo
を抜き出して割当てる。即ち、左チヤンネル用と
しては入力デイジタルデータＬ(D)をそのまま用
い、右チヤンネル用としてはデイジタルフイルタ
により生成されたサンプリング間隔の中間データ
を用いて、これら左右のデータをシリアルデータ
に変換する。
を、基本サンプリング周期Ｔでサンプリングして
得たパラレルデイジタルデータＬ(D)，Ｒ(D)の、各
サンプリング時刻におけるデータ値１１1，１１
２，…１１oを示すものである。これらデイジタル
信号Ｌ(D)及びＲ(D)は、デイジタルフイルタ１，２
により２倍オーバサンプリングされる。この結果
第２図ｃ，ｄの如く各基本サンプリング周期の中
間のデータが補間されて基本サンプリング周波数
を２倍にしたのとほぼ同一の、いわゆるオーバサ
ンプリングされたデータ１２A1，１２B1，１２
A2，１２B2，…１２Boが得られる。この２倍の
サンプリング周波数を有するパラレルデータｃ，
ｄは、パラレル・シリアル変換器３によりシリア
ルデータ変換される。この場合、基本サンプリン
グ同期Ｔの前半に、左チヤンネル用デイジタルフ
イルタ１からの出力ｃのデータ１２A1，１２A2，
１２A3，…１２Aoを抜き出して割り当て、後半
に右チヤンネル用デイジタルフイルタ２からの出
力ｄのデータ１２B1，１２B2，１２B3…１２Bo
を抜き出して割当てる。即ち、左チヤンネル用と
しては入力デイジタルデータＬ(D)をそのまま用
い、右チヤンネル用としてはデイジタルフイルタ
により生成されたサンプリング間隔の中間データ
を用いて、これら左右のデータをシリアルデータ
に変換する。
こうして第２図ｅの添字Ｌ，Ｒの様に、左右チ
ヤンネルでサンプリング位相が互いに180゜異なる
シリアルデータ１２A1L，１２B1R，１２A2L，…
１２AoRが得られる。このシリアルデータはＤ／
Ａ変換回路４によりＤ／Ａ変換されて、左右チヤ
ンネルのアナログデータが交互に出力され、シリ
アルアナログデータを得ることが出来る。このア
ナログデータはサンプリングホールド回路５及び
６でサンプルホールドされる。この場合の左、右
チヤンネル用サンプルホールドパルスｆ，ｇは、
図示の様に互いに180゜位相の異なるパルス１３，
１４から成り、Ｄ／Ａ変換回路４の左、右のシリ
アルアナログデータから、それぞれ左チヤンネル
用アナログ出力Ｌ(A)及び右チヤンネル用アナログ
出力Ｌ(B)を波形ｈ及びｋの如く抜き出す。
ヤンネルでサンプリング位相が互いに180゜異なる
シリアルデータ１２A1L，１２B1R，１２A2L，…
１２AoRが得られる。このシリアルデータはＤ／
Ａ変換回路４によりＤ／Ａ変換されて、左右チヤ
ンネルのアナログデータが交互に出力され、シリ
アルアナログデータを得ることが出来る。このア
ナログデータはサンプリングホールド回路５及び
６でサンプルホールドされる。この場合の左、右
チヤンネル用サンプルホールドパルスｆ，ｇは、
図示の様に互いに180゜位相の異なるパルス１３，
１４から成り、Ｄ／Ａ変換回路４の左、右のシリ
アルアナログデータから、それぞれ左チヤンネル
用アナログ出力Ｌ(A)及び右チヤンネル用アナログ
出力Ｌ(B)を波形ｈ及びｋの如く抜き出す。
以上の実施例では、遅延時間をそろえる為に
左、右チヤンネル共にデイジタルフイルタにより
処理したが、右チヤンネルのみをデイジタルフイ
ルタにより処理して第２図ｄに示すサンプリング
間隔の中間のデータ１２B1，１２B2…１２Boを
生成し、この生成データを右チヤンネル用データ
として用い、左チヤンネルについては右チヤンネ
ル用デイジタルフイルタの遅延を補償する遅延を
与えて、左チヤンネル用データとして用い、これ
ら左右チヤンネル用データをシリアル変換するこ
とにより、第２図ｅの様なシリアルデータを得て
もよいことはもち論である。
左、右チヤンネル共にデイジタルフイルタにより
処理したが、右チヤンネルのみをデイジタルフイ
ルタにより処理して第２図ｄに示すサンプリング
間隔の中間のデータ１２B1，１２B2…１２Boを
生成し、この生成データを右チヤンネル用データ
として用い、左チヤンネルについては右チヤンネ
ル用デイジタルフイルタの遅延を補償する遅延を
与えて、左チヤンネル用データとして用い、これ
ら左右チヤンネル用データをシリアル変換するこ
とにより、第２図ｅの様なシリアルデータを得て
もよいことはもち論である。
又、必ずしも上述のステレオ信号の様な２チヤ
ンネル信号の場合に限る必要はなく、任意のチヤ
ンネル数を有するものに適用出来る。例えば４チ
ヤンネルの場合には入力デイジタル信号のサンプ
リング間隔を４つの区間に等分して、先頭の１つ
を除いた他の３つの区間のデイジタルデータをそ
れぞれの遅延量に応じて推測演算し、シリアルデ
ータに変換すればよい。
ンネル信号の場合に限る必要はなく、任意のチヤ
ンネル数を有するものに適用出来る。例えば４チ
ヤンネルの場合には入力デイジタル信号のサンプ
リング間隔を４つの区間に等分して、先頭の１つ
を除いた他の３つの区間のデイジタルデータをそ
れぞれの遅延量に応じて推測演算し、シリアルデ
ータに変換すればよい。
（効果）
以上の様に本発明によれば、並列デイジタルデ
ータを時間遅れを補正した直列デイジタルデータ
に変換し、これを１個のＤ／Ａ変換回路により直
列アナログデータに変換して、この直列アナログ
データから左右チヤンネル用アナログデータをそ
れぞれサンプルリングホールドして並列アナログ
データを得るので、Ｄ／Ａ変換器を１個用いるだ
けで時間遅れのないアナログデータを得ることが
出来る。
ータを時間遅れを補正した直列デイジタルデータ
に変換し、これを１個のＤ／Ａ変換回路により直
列アナログデータに変換して、この直列アナログ
データから左右チヤンネル用アナログデータをそ
れぞれサンプルリングホールドして並列アナログ
データを得るので、Ｄ／Ａ変換器を１個用いるだ
けで時間遅れのないアナログデータを得ることが
出来る。
第１図は本発明の一実施例を示す回路図、第２
図はその動作説明に供する各部波形図である。 １，２……デイジタルフイルタ、３……パラレ
ル・シリアル変換回路、４……Ｄ／Ａ変換器、
５，６……サンプリングホールド回路、７……サ
ンプリング信号発生器。
図はその動作説明に供する各部波形図である。 １，２……デイジタルフイルタ、３……パラレ
ル・シリアル変換回路、４……Ｄ／Ａ変換器、
５，６……サンプリングホールド回路、７……サ
ンプリング信号発生器。
Claims (1)
- １ 複数チヤンネルの並列デイジタルデータをそ
れぞれオーバサンプリングするデイジタルフイル
タ手段と、オーバサンプリングした並列デイジタ
ルデータからあらかじめ決められたチヤンネル順
に当該時のデイジタルデータを抜き出し整列せし
め直列デイジタルデータを得る手段と、上記直列
デイジタルデータを直列アナログデータに変換す
るＤ／Ａ変換器と、上記アナログデータから上記
各チヤンネル順に対応したアナログデータを各チ
ヤンネルに抜き出すサンプリング手段とを有する
ことを特徴とするデイジタルアナグ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25688787A JPH0199323A (ja) | 1987-10-12 | 1987-10-12 | デイジタルアナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25688787A JPH0199323A (ja) | 1987-10-12 | 1987-10-12 | デイジタルアナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0199323A JPH0199323A (ja) | 1989-04-18 |
| JPH0361373B2 true JPH0361373B2 (ja) | 1991-09-19 |
Family
ID=17298793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25688787A Granted JPH0199323A (ja) | 1987-10-12 | 1987-10-12 | デイジタルアナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0199323A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005030563B4 (de) * | 2005-06-30 | 2009-07-09 | Infineon Technologies Ag | Mehrkanal-Digital/Analog-Wandleranordnung |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255120A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 位相調整回路 |
| JPS62130025A (ja) * | 1985-11-22 | 1987-06-12 | テクトロニツクス・インコ−ポレイテツド | 直列デジタル・アナログ変換器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6077129U (ja) * | 1983-10-31 | 1985-05-29 | パイオニア株式会社 | アナログ信号再生装置 |
| JPS6293835U (ja) * | 1985-11-29 | 1987-06-15 |
-
1987
- 1987-10-12 JP JP25688787A patent/JPH0199323A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61255120A (ja) * | 1985-05-08 | 1986-11-12 | Nec Corp | 位相調整回路 |
| JPS62130025A (ja) * | 1985-11-22 | 1987-06-12 | テクトロニツクス・インコ−ポレイテツド | 直列デジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0199323A (ja) | 1989-04-18 |
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