JPS646593Y2 - - Google Patents
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- JPS646593Y2 JPS646593Y2 JP1980077741U JP7774180U JPS646593Y2 JP S646593 Y2 JPS646593 Y2 JP S646593Y2 JP 1980077741 U JP1980077741 U JP 1980077741U JP 7774180 U JP7774180 U JP 7774180U JP S646593 Y2 JPS646593 Y2 JP S646593Y2
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- ccd
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- sampling
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- 238000005070 sampling Methods 0.000 claims description 19
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000010363 phase shift Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 238000001444 catalytic combustion detection Methods 0.000 description 2
- 238000012952 Resampling Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
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Description
【考案の詳細な説明】
電荷転送素子例えばCCD（チヤージ・カツプル
ド・デバイス）を遅延素子に用いた遅延装置とし
て、CCD遅延素子を複数個（ｎ個）並列に設け、
これらCCD遅延素子に同時に入力信号を供給し、
各CCD遅延素子より2π／ｎずつ位相がずれた遅延出 力を得、これらｎ個の遅延出力を出力段で重ね合
わせる並列駆動方式と呼ばれるものがある。
ド・デバイス）を遅延素子に用いた遅延装置とし
て、CCD遅延素子を複数個（ｎ個）並列に設け、
これらCCD遅延素子に同時に入力信号を供給し、
各CCD遅延素子より2π／ｎずつ位相がずれた遅延出 力を得、これらｎ個の遅延出力を出力段で重ね合
わせる並列駆動方式と呼ばれるものがある。
第１図は従来の並列駆動方式の遅延装置の一例
で、CCD遅延素子を２個並列に用いた場合の例
である。
で、CCD遅延素子を２個並列に用いた場合の例
である。
図で、１及び２はCCD遅延素子であり、入力
信号として例えばカラー映像信号Viがこれら
CCD遅延素子１及び２に供給される。
信号として例えばカラー映像信号Viがこれら
CCD遅延素子１及び２に供給される。
一方、例えば色副搬送波周波数scの４倍の周
波数のクロツク信号C4が1/2分周器３に供給され
て2scのクロツク信号C2とされ、このクロツク信
号C2がCCD遅延素子１にそのサンプリング及び
転送のクロツクパルスとして供給される。また、
このクロツク信号C2が移相器４に供給されて位
相が180゜遅らされたクロツク信号2とされ、この
クロツク信号2がCCD２にそのサンプリング及
び転送のクロツクパルスとして供給される。
波数のクロツク信号C4が1/2分周器３に供給され
て2scのクロツク信号C2とされ、このクロツク信
号C2がCCD遅延素子１にそのサンプリング及び
転送のクロツクパルスとして供給される。また、
このクロツク信号C2が移相器４に供給されて位
相が180゜遅らされたクロツク信号2とされ、この
クロツク信号2がCCD２にそのサンプリング及
び転送のクロツクパルスとして供給される。
すると、例えば入力信号Viが第２図で曲線１
０で示すようなものであつた場合に、CCD遅延
素子１の出力信号が同図で実線で示すようなサン
プルホールド出力であれば、CCD遅延素子２の
出力信号としては、同図の破線で示すように
CCD遅延素子１での入力信号のサンプリング点
よりも位相が１／4sc（2scの信号の位相差180゜に
相 当）だけ遅れた時点でのサンプリング値のホール
ド出力が得られる。
０で示すようなものであつた場合に、CCD遅延
素子１の出力信号が同図で実線で示すようなサン
プルホールド出力であれば、CCD遅延素子２の
出力信号としては、同図の破線で示すように
CCD遅延素子１での入力信号のサンプリング点
よりも位相が１／4sc（2scの信号の位相差180゜に
相 当）だけ遅れた時点でのサンプリング値のホール
ド出力が得られる。
これらCCD遅延素子１及び２の出力信号はそ
れぞれアンプ５、抵抗７及びアンプ６、抵抗８を
通じた後、合成される。すなわち、例えばCCD
１の出力中のサンプリング時点tn-1での入力信号
Viのサンプルホールド出力An-1と、CCD２の出
力中のサンプリング時点tnでのサンプルホールド
出力Anとが合成されてAn-1＋An／２なる合成出力 が取り出される。
れぞれアンプ５、抵抗７及びアンプ６、抵抗８を
通じた後、合成される。すなわち、例えばCCD
１の出力中のサンプリング時点tn-1での入力信号
Viのサンプルホールド出力An-1と、CCD２の出
力中のサンプリング時点tnでのサンプルホールド
出力Anとが合成されてAn-1＋An／２なる合成出力 が取り出される。
そして、この合成出力がローパスフイルタ９を
通じて入力信号Viの遅延出力として取り出され
る。
通じて入力信号Viの遅延出力として取り出され
る。
この並列駆動方式によれば、CCD遅延素子を
同じｎ個例えば２個直列に接続し、サンプリング
及び転送のクロツクパルスとして周波数4scの信
号を用いた直列駆動方式のものと同じ遅延時間が
得られ、また特性的にも良好なものが得られると
いう利益がある。すなわち、並列駆動方式は直列
駆動方式に比べてCCDの数をｎとすると、サン
プリング及び転送のためのクロツク周波数が１／ｎ でよく、しかも、特性の良い出力が得られるので
ある。
同じｎ個例えば２個直列に接続し、サンプリング
及び転送のクロツクパルスとして周波数4scの信
号を用いた直列駆動方式のものと同じ遅延時間が
得られ、また特性的にも良好なものが得られると
いう利益がある。すなわち、並列駆動方式は直列
駆動方式に比べてCCDの数をｎとすると、サン
プリング及び転送のためのクロツク周波数が１／ｎ でよく、しかも、特性の良い出力が得られるので
ある。
ところで、第１図の従来の並列駆動方式の遅延
装置の場合、各CCD遅延素子１，２の出力を単
に合成するため、CCD遅延素子１の出力とCCD
遅延素子２の出力とが互いに干渉し、特性の劣化
を生ずる。
装置の場合、各CCD遅延素子１，２の出力を単
に合成するため、CCD遅延素子１の出力とCCD
遅延素子２の出力とが互いに干渉し、特性の劣化
を生ずる。
すなわち、従来の回路動作を数式にて表現する
と、 Ｇ（ｓ）＝１／２（An＋Bn） ここで、Anはサンプリングによる信号で、Bn
はホールドされた信号Anの遅延信号を示す。
と、 Ｇ（ｓ）＝１／２（An＋Bn） ここで、Anはサンプリングによる信号で、Bn
はホールドされた信号Anの遅延信号を示す。
したがつて、
An＝１−e-Ts／Tsとすれば、
Bn＝１−e-Ts／Ts×e-Tsとなり、
Ｇ（ｓ）
＝１／２（１−e-Ts／Ts＋１−e-Ts／Ts×e-Ts）
＝１／2Ts（１−e-2Ts）
となる。ただし、ｓは複素変数、Ｔはサンプリン
グ周期である。
グ周期である。
したがつて、ｓ＝jωとすると、
Ｇ（jω）＝１／２×ej〓T−e-j〓T／jωT×e-j〓T
振幅項は、
｜Ｇ（jω）｜＝｜sinωT／ωT｜となる。
ここで、ω＝2π、Ｔ＝１／4scとすると、
｜Ｇ（）｜＝｜sinπf／2fSC／πf／2fSC｜となり
、 概略的に第３図の点線で示す振幅特性となる。
すなわち、周波数2scの点で振幅が零になる特性
となり、高域成分が減衰してしまう。
、 概略的に第３図の点線で示す振幅特性となる。
すなわち、周波数2scの点で振幅が零になる特性
となり、高域成分が減衰してしまう。
この欠点を除去するにはCCDの出力を互いに
干渉なく重ね合わせればよい。
干渉なく重ね合わせればよい。
この考案はこの点を考慮した並列駆動方式の遅
延装置を提案しようとするものである。
延装置を提案しようとするものである。
以下、この考案による装置の一例を第４図、第
５図を参照して説明しよう。
５図を参照して説明しよう。
第４図で１１及び１２はCCD遅延素子を示し、
この例ではこのCCD遅延素子１１及び１２は1.5
相駆動とされるもので、CCD遅延素子１１には
周波数2scのサンプルパルスφS1及びリサンプル
パルスφR1（第５図Ａ）が供給されるとともに転送
パルスφT1（同図Ｃ）が供給される。一方、CCD
遅延素子１２にはパルスφS1，φR1が180゜遅延され
た状態のサンプルパルスφS2及びリサンプルパル
スφR2（同図Ｂ）が供給されるとともにパルスφT1
が180゜遅延された状態の転送パルスφT2（同図Ｄ）
が供給される。
この例ではこのCCD遅延素子１１及び１２は1.5
相駆動とされるもので、CCD遅延素子１１には
周波数2scのサンプルパルスφS1及びリサンプル
パルスφR1（第５図Ａ）が供給されるとともに転送
パルスφT1（同図Ｃ）が供給される。一方、CCD
遅延素子１２にはパルスφS1，φR1が180゜遅延され
た状態のサンプルパルスφS2及びリサンプルパル
スφR2（同図Ｂ）が供給されるとともにパルスφT1
が180゜遅延された状態の転送パルスφT2（同図Ｄ）
が供給される。
したがつて、これらCCD遅延素子１１及び１
２に入力映像信号Viが供給されれば、これら
CCD遅延素子１１及び１２よりは互いに位相が
180゜ずれた出力SO1及びSO2（同図Ｅ及びＦ）が得
られ、それぞれアンプ１３及び１４に供給され
る。
２に入力映像信号Viが供給されれば、これら
CCD遅延素子１１及び１２よりは互いに位相が
180゜ずれた出力SO1及びSO2（同図Ｅ及びＦ）が得
られ、それぞれアンプ１３及び１４に供給され
る。
そして、これらアンプ１３，１４の各出力は、
ダイオード１５〜１８と抵抗１９からなるスイツ
チ回路２０及びダイオード２１〜２４と抵抗２５
からなるスイツチ回路２６にそれぞれ供給され
る。スイツチ回路２０は信号源２７よりのパルス
φ1（第５図Ｇ）により、そのパルス期間のみオン
とされ、スイツチ回路２６は信号源２８よりのパ
ルスφ2（同図Ｈ）により、そのパルス期間のみオ
ンとされ、それぞれ、そのオン期間アンプ１３，
１４の出力がスイツチ回路２０及び２６の出力側
に取り出される。
ダイオード１５〜１８と抵抗１９からなるスイツ
チ回路２０及びダイオード２１〜２４と抵抗２５
からなるスイツチ回路２６にそれぞれ供給され
る。スイツチ回路２０は信号源２７よりのパルス
φ1（第５図Ｇ）により、そのパルス期間のみオン
とされ、スイツチ回路２６は信号源２８よりのパ
ルスφ2（同図Ｈ）により、そのパルス期間のみオ
ンとされ、それぞれ、そのオン期間アンプ１３，
１４の出力がスイツチ回路２０及び２６の出力側
に取り出される。
すなわち、アンプ１３及び１４の出力はパルス
φ1及びφ2によりサンプリングされることになる。
φ1及びφ2によりサンプリングされることになる。
ここで、パルスφ1とパルスφ2は位相が180゜異な
るものであるが、そのパルス期間は互いに重なら
ないようにされる。つまり、スイツチ回路２０と
２６のオン期間はオフ期間より短くされ、互いの
オン期間が重ならないようにされる。
るものであるが、そのパルス期間は互いに重なら
ないようにされる。つまり、スイツチ回路２０と
２６のオン期間はオフ期間より短くされ、互いの
オン期間が重ならないようにされる。
こうしてスイツチ回路２０及び２６の出力に得
られる各サンプリング出力はコンデンサ２９に蓄
えられホールドされる。
られる各サンプリング出力はコンデンサ２９に蓄
えられホールドされる。
つまり、スイツチ回路２０がパルスφ1のパル
ス期間オンになると、CCD遅延素子１１の出力
が増幅されたものがサンプリングされてコンデン
サ２９にそのサンプル値が蓄えられる。このとき
他方のスイツチ回路２６はオフである。パルス期
間が過ぎてスイツチ回路２０がオフになると、コ
ンデンサ２９にサンプル値がホールドされる。
ス期間オンになると、CCD遅延素子１１の出力
が増幅されたものがサンプリングされてコンデン
サ２９にそのサンプル値が蓄えられる。このとき
他方のスイツチ回路２６はオフである。パルス期
間が過ぎてスイツチ回路２０がオフになると、コ
ンデンサ２９にサンプル値がホールドされる。
次に、スイツチ回路２６がパルスφ2のパルス
期間でオンになると、今度はCCD遅延素子１２
の出力が増幅されたものがサンプリングされてそ
のサンプル値がコンデンサ２９に蓄えられる。そ
して、次にパルスφ1のパルス期間でスイツチ回
路２０がオンとされるまで、そのサンプル値がホ
ールドされる。
期間でオンになると、今度はCCD遅延素子１２
の出力が増幅されたものがサンプリングされてそ
のサンプル値がコンデンサ２９に蓄えられる。そ
して、次にパルスφ1のパルス期間でスイツチ回
路２０がオンとされるまで、そのサンプル値がホ
ールドされる。
以下、２つのスイツチ回路２０，２６は互いに
180゜ずれた位相でオン・オフし、かつ、そのオン
期間は重なり合わないから、CCD遅延素子１１
の出力の情報と、CCD遅延素子１２の出力の情
報とが互いに独立に交互にコンデンサ２９に蓄え
られる。
180゜ずれた位相でオン・オフし、かつ、そのオン
期間は重なり合わないから、CCD遅延素子１１
の出力の情報と、CCD遅延素子１２の出力の情
報とが互いに独立に交互にコンデンサ２９に蓄え
られる。
このコンデンサ２９にホールドされた出力SH
（第５図Ｉ）はアンプ３０を通じてローパスフイ
ルタ３１に供給されて必要帯域以上の周波数成分
が除去され、このローパスフイルタ３１の出力と
して、入力映像信号が遅延された信号が得られ
る。
（第５図Ｉ）はアンプ３０を通じてローパスフイ
ルタ３１に供給されて必要帯域以上の周波数成分
が除去され、このローパスフイルタ３１の出力と
して、入力映像信号が遅延された信号が得られ
る。
以上のようにしてこの考案によれば、並列に設
けられる複数のCCD遅延素子の出力をサンプリ
ングホールド回路に供給し、例えば２個のCCD
遅延素子の場合には互いに180゜位相がずれたサン
プリングパルスで再サンプリングし、そのサンプ
ル情報を互いに重なり合わない期間だけホールド
して合成するようにしたので、複数のCCD遅延
素子の出力を互いに干渉なく、独立に合成するこ
とができるものである。
けられる複数のCCD遅延素子の出力をサンプリ
ングホールド回路に供給し、例えば２個のCCD
遅延素子の場合には互いに180゜位相がずれたサン
プリングパルスで再サンプリングし、そのサンプ
ル情報を互いに重なり合わない期間だけホールド
して合成するようにしたので、複数のCCD遅延
素子の出力を互いに干渉なく、独立に合成するこ
とができるものである。
したがつて、前述した従来の遅延装置のような
欠点は生じない。すなわち、本考案のように
CCD遅延素子の各出力をスイツチングする場合、
サンプリング周波数が2sc、位相差τがτ＝１／4sc のときにはサンプリング周波数4scのサンプルホ
ールド回路と等価になる。
欠点は生じない。すなわち、本考案のように
CCD遅延素子の各出力をスイツチングする場合、
サンプリング周波数が2sc、位相差τがτ＝１／4sc のときにはサンプリング周波数4scのサンプルホ
ールド回路と等価になる。
したがつて、振幅特性は、
｜Ｇ（）｜＝｜sin（πf／4fSC）／πf／4fSC｜
で表わすことができ、第３図の実線で示すような
ものとなる。つまり、本考案によれば図から明ら
かなように周波数特性が良い。
ものとなる。つまり、本考案によれば図から明ら
かなように周波数特性が良い。
なお、図の例は２個のCCD遅延素子を並列に
設けた場合の例であるが、３個以上のCCD遅延
素子を並列に設けた場合にも同様にこの考案が適
用できることは容易に理解できよう。
設けた場合の例であるが、３個以上のCCD遅延
素子を並列に設けた場合にも同様にこの考案が適
用できることは容易に理解できよう。
すなわち、CCD遅延素子がｎ個の場合、各
CCD遅延素子のサンプリング及び転送クロツク
パルスは、2π／ｎずつ順次ずれたものとされ、これ らｎ個のCCD遅延素子より2π／ｎずつ位相が順次ず れた出力を得、この出力を2π／ｎずつ位相が順次ず れたサンプリングパルスで再サンプリングし、そ
のサンプル出力を2π／ｎを越えない期間ホールドし て合成すればよい。
CCD遅延素子のサンプリング及び転送クロツク
パルスは、2π／ｎずつ順次ずれたものとされ、これ らｎ個のCCD遅延素子より2π／ｎずつ位相が順次ず れた出力を得、この出力を2π／ｎずつ位相が順次ず れたサンプリングパルスで再サンプリングし、そ
のサンプル出力を2π／ｎを越えない期間ホールドし て合成すればよい。
第１図は従来の遅延装置の一例の系統図、第２
図はその説明のための波形図、第３図はその振幅
特性を示す図、第４図はこの考案による遅延装置
の一例の系統図、第５図はその説明のための波形
図である。 １１及び１２はCCD遅延素子、２０及び２６
はサンプリング回路としてのスイツチ回路、２９
はホールド用コンデンサである。
図はその説明のための波形図、第３図はその振幅
特性を示す図、第４図はこの考案による遅延装置
の一例の系統図、第５図はその説明のための波形
図である。 １１及び１２はCCD遅延素子、２０及び２６
はサンプリング回路としてのスイツチ回路、２９
はホールド用コンデンサである。
Claims (1)
- 【実用新案登録請求の範囲】 電荷転送素子からなる遅延素子が並列にｎ個
（ｎは２以上の整数）設けられ、このｎ個の遅延
素子に並列に入力信号が供給されてこのｎ個の遅
延素子よりは2π／ｎずつ位相がずれた出力が得ら れ、この各遅延素子の出力が上記2π／ｎずつの位相 ずれに応じてずらされ、かつ、互いにオーバーラ
ツプしないようなパルス幅を有するｎ個のサンプ
リングパルスでそれぞれサンプリングされるとと
もに各サンプリング回路の出力に共通のホールド
用のコンデンサが設けられ、このコンデンサによ
つて各サンプリング値が上記2π／ｎの位相に対応す る時間を越えない時間だけホールドされ、合成さ
れたものが出力信号として取り出されるようにさ
れた遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980077741U JPS646593Y2 (ja) | 1980-06-04 | 1980-06-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980077741U JPS646593Y2 (ja) | 1980-06-04 | 1980-06-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS572730U JPS572730U (ja) | 1982-01-08 |
| JPS646593Y2 true JPS646593Y2 (ja) | 1989-02-21 |
Family
ID=29440295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980077741U Expired JPS646593Y2 (ja) | 1980-06-04 | 1980-06-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS646593Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311450Y2 (ja) * | 1985-06-24 | 1991-03-19 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546184A (en) * | 1977-06-15 | 1979-01-18 | Seiko Seiki Kk | Work chucking device |
| JPS546189A (en) * | 1977-06-15 | 1979-01-18 | Black & Decker Mfg Co | Combined motor tool |
-
1980
- 1980-06-04 JP JP1980077741U patent/JPS646593Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546184A (en) * | 1977-06-15 | 1979-01-18 | Seiko Seiki Kk | Work chucking device |
| JPS546189A (en) * | 1977-06-15 | 1979-01-18 | Black & Decker Mfg Co | Combined motor tool |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS572730U (ja) | 1982-01-08 |
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