JP2847727B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2847727B2 JP2847727B2 JP63331721A JP33172188A JP2847727B2 JP 2847727 B2 JP2847727 B2 JP 2847727B2 JP 63331721 A JP63331721 A JP 63331721A JP 33172188 A JP33172188 A JP 33172188A JP 2847727 B2 JP2847727 B2 JP 2847727B2
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Links
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- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000000725 suspension Substances 0.000 claims description 8
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に形状の連続性と対称
性によって不良の発生を防止した装置に関する。
性によって不良の発生を防止した装置に関する。
［従来の技術］ 従来、半導体メモリのアレイ部において、ポリシリコ
ンワード線と金属ワード線とのコンタクト形成のために
アレイ内部の繰り返しパターンが途切れた部分つまりワ
ードつり部分ではアレイ内部とは違ったパターンになら
ざるを得なかった。このようなメモリのアレイ端部のデ
ジット線では隣接するデジット線が一方しか存在せず、
配線間容量など外部的影響に差が出るため折り返し形セ
ンサアンプを用いた回路では特に左右のデジット線のア
ンバランスによる不良を発生しやすい。
ンワード線と金属ワード線とのコンタクト形成のために
アレイ内部の繰り返しパターンが途切れた部分つまりワ
ードつり部分ではアレイ内部とは違ったパターンになら
ざるを得なかった。このようなメモリのアレイ端部のデ
ジット線では隣接するデジット線が一方しか存在せず、
配線間容量など外部的影響に差が出るため折り返し形セ
ンサアンプを用いた回路では特に左右のデジット線のア
ンバランスによる不良を発生しやすい。
その対策として従来は第３図に示してあるように左右
のデジット線のアンバランスを解消するためにアレイ端
部に隣接するようにダミーのデジット線ペアとセンスア
ンプを配置することがされてきた。
のデジット線のアンバランスを解消するためにアレイ端
部に隣接するようにダミーのデジット線ペアとセンスア
ンプを配置することがされてきた。
［発明が解決しようとする問題点］ 上述した従来の対策では左右のデジット線のアンバラ
ンスを解消するためにダミーのデジット線とセンサスア
ンプを配置しているが、1MビットDRAMクラスになると１
セルプレートにつきワードつり部分が８ヶ所以上存在
し、第３図に示したあるように、ワードつり部の両側に
ダミーのデジット線とセンスアンプを配置すると１セル
プレートあたりセンスアンプ16台分以上の余分なスペー
スが必要となってパレットサイズが大きくなるという欠
点がある。
ンスを解消するためにダミーのデジット線とセンサスア
ンプを配置しているが、1MビットDRAMクラスになると１
セルプレートにつきワードつり部分が８ヶ所以上存在
し、第３図に示したあるように、ワードつり部の両側に
ダミーのデジット線とセンスアンプを配置すると１セル
プレートあたりセンスアンプ16台分以上の余分なスペー
スが必要となってパレットサイズが大きくなるという欠
点がある。
［発明の従来技術に対する相違点］ 上述した従来のワードつり部の両側にダミーのデジッ
ト線ペアとセンスアンプを配置する技術に対し、本発明
はワードつり部にアレイ内部と等しいパターンとなるよ
うに拡散層および溝のパターンを形成するという相違点
を有する。
ト線ペアとセンスアンプを配置する技術に対し、本発明
はワードつり部にアレイ内部と等しいパターンとなるよ
うに拡散層および溝のパターンを形成するという相違点
を有する。
［問題点を解決するための手段］ 本願発明の要旨は、拡散層と該拡散層内に形成された
容量溝とを含むメモリセルを縦方向及び横方向に規則的
に並べられたメモリセルアレイを備えた半導体装置にお
いて、メモリセルアレイの途切れた部分に位置するワー
ド線つり部に上記メモリセルアレイ内の上記拡散層のパ
ターンと上記容量溝のパターンにそれぞれ等しい拡散層
のパターンと溝のパターンを形成したことである。
容量溝とを含むメモリセルを縦方向及び横方向に規則的
に並べられたメモリセルアレイを備えた半導体装置にお
いて、メモリセルアレイの途切れた部分に位置するワー
ド線つり部に上記メモリセルアレイ内の上記拡散層のパ
ターンと上記容量溝のパターンにそれぞれ等しい拡散層
のパターンと溝のパターンを形成したことである。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の第１実施例の平面図である。アレイ
内部では拡散層2,ポリシリコンワード線５と容量溝７で
構成されたメモリセルの繰り返しパターンがあり、横方
向にデジット線1,縦方向にポリシリコンワード線５とAl
ワード線６が配置されている。ワードつり部にはポリシ
リコンワード線５とAlワード線６とのコンタクト４があ
りこのワードつり部に拡散層20と溝70のパターンを形成
し、等電位に接続する。この構成にすることによってワ
ードつり部においても基板面下で形状の連続性が維持さ
れアレイ端部でのセル不良の発生を防ぐことができる。
内部では拡散層2,ポリシリコンワード線５と容量溝７で
構成されたメモリセルの繰り返しパターンがあり、横方
向にデジット線1,縦方向にポリシリコンワード線５とAl
ワード線６が配置されている。ワードつり部にはポリシ
リコンワード線５とAlワード線６とのコンタクト４があ
りこのワードつり部に拡散層20と溝70のパターンを形成
し、等電位に接続する。この構成にすることによってワ
ードつり部においても基板面下で形状の連続性が維持さ
れアレイ端部でのセル不良の発生を防ぐことができる。
第２図は本発明の第２実施例の平面図である。第１図
で示したデジット線１は第２図のセンスアンプ部に接続
され、センスアンプ部ではNch側F/Fにセンス信号SAN8,P
ch分側F/FにSAP9が縦に配置されている。
で示したデジット線１は第２図のセンスアンプ部に接続
され、センスアンプ部ではNch側F/Fにセンス信号SAN8,P
ch分側F/FにSAP9が縦に配置されている。
このセンスアンプ部中のワードつり部にセンスアンプ
の拡散層パターンと等しいパターンを形成し、等電位に
接続することでワードつり部においても基板面下で形状
の連続性が維持され、アレイ端部でのセンスアンプの不
良発生を防ぐことができる。
の拡散層パターンと等しいパターンを形成し、等電位に
接続することでワードつり部においても基板面下で形状
の連続性が維持され、アレイ端部でのセンスアンプの不
良発生を防ぐことができる。
［発明の効果］ 以上説明したように本発明、アレイ内部の拡散層およ
び溝形成工程によってワードつり部にも同パターンをア
レイ内部のパターンと等しくなるように形成し、基板面
下での形状の連続性をワードつり部においても維持する
ことによって工程数とパレットサイズを大きくすること
なくワードつり部に隣接した部分で不良の発生を防ぐ効
果がある。
び溝形成工程によってワードつり部にも同パターンをア
レイ内部のパターンと等しくなるように形成し、基板面
下での形状の連続性をワードつり部においても維持する
ことによって工程数とパレットサイズを大きくすること
なくワードつり部に隣接した部分で不良の発生を防ぐ効
果がある。
第１図は本発明の第１実施例の平面図、第２図は第２実
施例の平面図、第３図は従来の技術を示した平面図であ
る。 １……デジット線、 2,20,200,201……拡散層、 ３……デジット線と拡散層のコンタクト、 ４……Alワード線とポリシリコンワード線とのコンタク
ト、 ５……ポリシリコンワード線、 ６……Alワード線、 7,70……溝、 ８……センスアンプ信号線SAN、 ９……センスアンプ信号線SAP、 10……シリサイド、 11……ダミーデジット線、 12……ダミーセンスアンプ、 13……センスアンプ、 50……ゲートポリシリコン。
施例の平面図、第３図は従来の技術を示した平面図であ
る。 １……デジット線、 2,20,200,201……拡散層、 ３……デジット線と拡散層のコンタクト、 ４……Alワード線とポリシリコンワード線とのコンタク
ト、 ５……ポリシリコンワード線、 ６……Alワード線、 7,70……溝、 ８……センスアンプ信号線SAN、 ９……センスアンプ信号線SAP、 10……シリサイド、 11……ダミーデジット線、 12……ダミーセンスアンプ、 13……センスアンプ、 50……ゲートポリシリコン。
Claims (1)
- 【請求項１】拡散層と該拡散層内に形成された容量溝と
を含むメモリセルを縦方向及び横方向に規則的に並べら
れたメモリセルアレイを備えた半導体装置において、 メモリセルアレイの途切れた部分に位置するワード線つ
り部に上記メモリセルアレイ内の上記拡散層のパターン
と上記容量溝のパターンにそれぞれ等しい拡散層のパタ
ーンと溝のパターンを形成したことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331721A JP2847727B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331721A JP2847727B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177361A JPH02177361A (ja) | 1990-07-10 |
| JP2847727B2 true JP2847727B2 (ja) | 1999-01-20 |
Family
ID=18246852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331721A Expired - Lifetime JP2847727B2 (ja) | 1988-12-27 | 1988-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2847727B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206164A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 半導体メモリ装置 |
| JPH0682802B2 (ja) * | 1985-05-23 | 1994-10-19 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1988
- 1988-12-27 JP JP63331721A patent/JP2847727B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02177361A (ja) | 1990-07-10 |
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