JP2606836B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2606836B2 JP2606836B2 JP62032717A JP3271787A JP2606836B2 JP 2606836 B2 JP2606836 B2 JP 2606836B2 JP 62032717 A JP62032717 A JP 62032717A JP 3271787 A JP3271787 A JP 3271787A JP 2606836 B2 JP2606836 B2 JP 2606836B2
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- Japan
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- electrode
- layer
- conductive member
- region
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルが選択用トランジスタとデータ
記憶用のキャパシタとからなるダイナミック型セルを使
用した半導体記憶装置に関する。
記憶用のキャパシタとからなるダイナミック型セルを使
用した半導体記憶装置に関する。
（従来の技術） 第11図はダイナミック型半導体メモリ（以下、Ｄ−RA
Mと称する）で使用されるメモリセルの構成を示す回路
図である。各メモリセルは選択用のMOSトランジスタ31
とデータ記憶用のキャパシタ32とで構成されており、ト
ランジスタ31のドレインにはデータ線33が、ソースには
キャパシタ32の一方電極がそれぞれ接続され、ゲート電
極にはワード線34が接続されている。また、キャパシタ
32の他方電極は所定電位印加点、例えばアースに接続さ
れている。
Mと称する）で使用されるメモリセルの構成を示す回路
図である。各メモリセルは選択用のMOSトランジスタ31
とデータ記憶用のキャパシタ32とで構成されており、ト
ランジスタ31のドレインにはデータ線33が、ソースには
キャパシタ32の一方電極がそれぞれ接続され、ゲート電
極にはワード線34が接続されている。また、キャパシタ
32の他方電極は所定電位印加点、例えばアースに接続さ
れている。
このようなメモリセルが設けられたＤ−RAMでは、デ
ータの書込み時にワード線34を活性化して選択用のMOS
トランジスタ31を導通させる。この時、データ記憶用の
キャパシタ32にはデータ線33の電位によって充電もしく
は放電され、データの書込みが行われる。他方、データ
の読出し時は、ワード線34を活性化して選択用のMOSト
ランジスタ31を導通させ、データ記憶用のキャパシタ32
の電位をデータ線33に読み出すことによって行われる。
ータの書込み時にワード線34を活性化して選択用のMOS
トランジスタ31を導通させる。この時、データ記憶用の
キャパシタ32にはデータ線33の電位によって充電もしく
は放電され、データの書込みが行われる。他方、データ
の読出し時は、ワード線34を活性化して選択用のMOSト
ランジスタ31を導通させ、データ記憶用のキャパシタ32
の電位をデータ線33に読み出すことによって行われる。
このようなＤ−RAMを集積回路で実現する場合、従来
では各メモリセルを第12図の断面図で示すように構成し
ている。すなわち、Ｐ型基板40内には前記選択用トラン
ジスタ31のソース、ドレイン領域となるN+型半導体領域
41、42が設けられる。両N+型半導体領域41、42相互間に
設定されているチャネル領域43上にはゲート絶縁膜44を
介して、第１層目の多結晶シリコン層からなり前記トラ
ンジスタ33のゲート電極を兼ねた前記ワード線34が設け
られる。トランジスタ31のソース領域となるN+型半導体
領域41の表面には多結晶シリコン層からなる前記データ
記憶用キャパシタ32の一方電極45が接続され、トランジ
スタ31のドレイン領域となるN+型半導体領域42の表面に
は多結晶シリコン層からなるデータ線取出し電極46が接
続される。ここで、キャパシタ32の一方電極45とデータ
線取出し電極46とは同じ第２層目の多結晶シリコン層を
パターニングして形成されている。
では各メモリセルを第12図の断面図で示すように構成し
ている。すなわち、Ｐ型基板40内には前記選択用トラン
ジスタ31のソース、ドレイン領域となるN+型半導体領域
41、42が設けられる。両N+型半導体領域41、42相互間に
設定されているチャネル領域43上にはゲート絶縁膜44を
介して、第１層目の多結晶シリコン層からなり前記トラ
ンジスタ33のゲート電極を兼ねた前記ワード線34が設け
られる。トランジスタ31のソース領域となるN+型半導体
領域41の表面には多結晶シリコン層からなる前記データ
記憶用キャパシタ32の一方電極45が接続され、トランジ
スタ31のドレイン領域となるN+型半導体領域42の表面に
は多結晶シリコン層からなるデータ線取出し電極46が接
続される。ここで、キャパシタ32の一方電極45とデータ
線取出し電極46とは同じ第２層目の多結晶シリコン層を
パターニングして形成されている。
前記キャパシタ32の一方電極45はキャパシタンス用の
誘電体としての絶縁膜を介して、多結晶シリコン層から
なる他方電極47で覆われている。この他方電極47は第３
層目の多結晶シリコン層をパターニングして形成されて
いる。
誘電体としての絶縁膜を介して、多結晶シリコン層から
なる他方電極47で覆われている。この他方電極47は第３
層目の多結晶シリコン層をパターニングして形成されて
いる。
さらに、上記データ線取出し電極46には配線用金属、
例えばアルミニュームで構成された前記データ線33がコ
ンタクトホール48を介して接続されている。
例えばアルミニュームで構成された前記データ線33がコ
ンタクトホール48を介して接続されている。
ここで、データ線33をドレイン領域としてのN+型半導
体領域42の表面に直接に接続せず、データ線取出し電極
46を介在させている理由は、まずN+型半導体領域42に対
して同じシリコン材料で構成されたデータ線取出し電極
46を接続することにより小さな接触面積でも接触抵抗を
十分に低くし、さらにデータ線取出し電極46に対して大
きな接触面積でデータ線33が接続できるようにするため
である。
体領域42の表面に直接に接続せず、データ線取出し電極
46を介在させている理由は、まずN+型半導体領域42に対
して同じシリコン材料で構成されたデータ線取出し電極
46を接続することにより小さな接触面積でも接触抵抗を
十分に低くし、さらにデータ線取出し電極46に対して大
きな接触面積でデータ線33が接続できるようにするため
である。
このような構成でなるメモリセルを備えた従来のＤ−
RAMでは、キャパシタ32の一方電極45とデータ線取出し
電極46とが同じ第２層目の多結晶シリコン層のパターニ
ングによって形成されているので、この一方電極45とデ
ータ線取出し電極46とを互いに分離するためには両者は
少なくともパターニングの際の最少寸法だけ離す必要が
ある。さらに、第12図の場合には、キャパシタンスを増
加させるため、キャパシタ32の他方電極47を一方電極45
の側面にまで延長させ、一方電極45とデータ線取出し電
極46との間に位置するように形成しているため、一方電
極45とデータ線取出し電極46との間の寸法はさらに大き
くする必要がある。このため、従来のＤ−RAMでは各セ
ル当りの占有面積が大きくなり、高集積化することが困
難であるという問題がある。
RAMでは、キャパシタ32の一方電極45とデータ線取出し
電極46とが同じ第２層目の多結晶シリコン層のパターニ
ングによって形成されているので、この一方電極45とデ
ータ線取出し電極46とを互いに分離するためには両者は
少なくともパターニングの際の最少寸法だけ離す必要が
ある。さらに、第12図の場合には、キャパシタンスを増
加させるため、キャパシタ32の他方電極47を一方電極45
の側面にまで延長させ、一方電極45とデータ線取出し電
極46との間に位置するように形成しているため、一方電
極45とデータ線取出し電極46との間の寸法はさらに大き
くする必要がある。このため、従来のＤ−RAMでは各セ
ル当りの占有面積が大きくなり、高集積化することが困
難であるという問題がある。
ところで、集積度を増加させるためにキャパシタ32の
面積を狭くし、その代わりにキャパシタンス用の誘電体
としての絶縁膜の膜厚を薄くすることが考えられる。し
かしながら、4MビットのＤ−RAMチップを300ミル寸法の
パッケージ内に収納する場合に、絶縁膜としてシリコン
酸化膜を使用すると、この膜厚を100Å以下にしなけれ
ばこの種メモリセルで必要される20（fF）程度のキャパ
シタンスを得ることはできない。また、絶縁膜としてシ
リコン酸化膜以外のものを使用する場合でも極めて薄い
膜厚にしなければならず、実用化が極めて困難である。
面積を狭くし、その代わりにキャパシタンス用の誘電体
としての絶縁膜の膜厚を薄くすることが考えられる。し
かしながら、4MビットのＤ−RAMチップを300ミル寸法の
パッケージ内に収納する場合に、絶縁膜としてシリコン
酸化膜を使用すると、この膜厚を100Å以下にしなけれ
ばこの種メモリセルで必要される20（fF）程度のキャパ
シタンスを得ることはできない。また、絶縁膜としてシ
リコン酸化膜以外のものを使用する場合でも極めて薄い
膜厚にしなければならず、実用化が極めて困難である。
（発明が解決しようとする問題点） このように、メモリセルが選択用トランジスタのデー
タ記憶用のキャパシタとで構成されたダイナミック型の
従来の半導体記憶装置では高集積化が困難であるという
欠点がある。
タ記憶用のキャパシタとで構成されたダイナミック型の
従来の半導体記憶装置では高集積化が困難であるという
欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、高集積化が可能な半導体記憶装置
を提供することにある。
であり、その目的は、高集積化が可能な半導体記憶装置
を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の半導体記憶装置は、第１導電型の半導体基
体と、上記基体内に形成され第２導電型半導体領域から
なる選択用トランジスタのソース、ドレイン領域と、上
記ソース、ドレイン領域相互間に設定されたチャネル領
域上に第１絶縁膜を介して設けられ第１層の導電性部材
からなる選択用トランジスタのゲート電極と、上記ソー
ス領域の表面と接続され第２層の導電性部材からなるデ
ータ記憶用キャパシタの一方電極と、少なくとも上記一
方電極を覆うように第２絶縁膜を介して設けられ第３層
の導電性部材からなるデータ記憶用キャパシタの他方電
極と、第４層の導電性部材からなり、上記ドレイン領域
の表面と接続され、上記データ記憶用キャパシタの一方
電極の上方まで延長されて一部が上記一方電極とオーバ
ッラップするように形成された取り出し電極と、上記取
り出し電極と接続され金属配線からなるデータ線とで構
成されている。
体と、上記基体内に形成され第２導電型半導体領域から
なる選択用トランジスタのソース、ドレイン領域と、上
記ソース、ドレイン領域相互間に設定されたチャネル領
域上に第１絶縁膜を介して設けられ第１層の導電性部材
からなる選択用トランジスタのゲート電極と、上記ソー
ス領域の表面と接続され第２層の導電性部材からなるデ
ータ記憶用キャパシタの一方電極と、少なくとも上記一
方電極を覆うように第２絶縁膜を介して設けられ第３層
の導電性部材からなるデータ記憶用キャパシタの他方電
極と、第４層の導電性部材からなり、上記ドレイン領域
の表面と接続され、上記データ記憶用キャパシタの一方
電極の上方まで延長されて一部が上記一方電極とオーバ
ッラップするように形成された取り出し電極と、上記取
り出し電極と接続され金属配線からなるデータ線とで構
成されている。
（作用） この発明の半導体記憶装置では、データ記憶用キャパ
シタの他方電極と選択用トランジスタのドレイン領域か
らの取り出し電極とを異なる層の導電性部材で構成する
ことにより、両者を平面的に離すことを不要にしてい
る。このため、データ記憶用キャパシタの他方電極と取
り出し電極の面積をそれぞれ十分にとることができる。
シタの他方電極と選択用トランジスタのドレイン領域か
らの取り出し電極とを異なる層の導電性部材で構成する
ことにより、両者を平面的に離すことを不要にしてい
る。このため、データ記憶用キャパシタの他方電極と取
り出し電極の面積をそれぞれ十分にとることができる。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図はこの発明に係る半導体記憶装置のメモリセル
部分の構成を示すものであり、第１図（ａ）はパターン
平面図、第１図（ｂ）は同図（ａ）のＩ−Ｉ′線に沿っ
た断面図である。10はＰ型のシリコン半導体基板であ
る。この基板10内には各２個の選択用トランジスタの共
通ドレイン領域となるN+型半導体領域11が千鳥状に配置
形成されており、各N+型半導体領域11の両側には各選択
用トランジスタのソース領域となるN+型半導体領域12が
設けられている。そして上記N+型半導体領域11とその両
側に配置されている２箇所のN+型半導体領域12とは一つ
の素子領域13内に形成されており、各素子領域13相互は
フィールド絶縁膜14で分離されている。
部分の構成を示すものであり、第１図（ａ）はパターン
平面図、第１図（ｂ）は同図（ａ）のＩ−Ｉ′線に沿っ
た断面図である。10はＰ型のシリコン半導体基板であ
る。この基板10内には各２個の選択用トランジスタの共
通ドレイン領域となるN+型半導体領域11が千鳥状に配置
形成されており、各N+型半導体領域11の両側には各選択
用トランジスタのソース領域となるN+型半導体領域12が
設けられている。そして上記N+型半導体領域11とその両
側に配置されている２箇所のN+型半導体領域12とは一つ
の素子領域13内に形成されており、各素子領域13相互は
フィールド絶縁膜14で分離されている。
上記各素子領域13内ではN+型半導体領域11とN+型半導
体領域12との間にチャネル領域15が設定されている。こ
のチャネル領域15上にはゲート絶縁膜16を介して、第１
層目の多結晶シリコン層で構成された選択用トランジス
タのゲート電極17が形成されている。また、上記各N+型
半導体領域12の表面にはコンタクトホール18を介して、
第２層目の多結晶シリコン層で構成されたデータ記憶用
キャパシタの一方電極19が接続されている。この一方電
極19はその素子領域13内では絶縁膜を介して上記ゲート
電極17の上方まで延長して形成されており、かつその素
子領域13と隣接したフィールド絶縁膜14上に形成されて
いる他の選択用トランジスタのゲート電極17の上方まで
延長して形成されている。さらに、上記各一方電極19は
データ記憶用キャパシタのキャパシタンス用のシリコン
酸化膜等からなる絶縁膜20を介して、第３層目の多結晶
シリコン層で構成されたデータ記憶用キャパシタの他方
電極21で覆われている。また、この他方電極21は上記一
方電極19の上面のみではなく、この一方電極19のドレイ
ン領域側の側面及び選択用トランジスタのゲート電極17
のドレイン領域側の側面を連続的に覆うように形成され
る。
体領域12との間にチャネル領域15が設定されている。こ
のチャネル領域15上にはゲート絶縁膜16を介して、第１
層目の多結晶シリコン層で構成された選択用トランジス
タのゲート電極17が形成されている。また、上記各N+型
半導体領域12の表面にはコンタクトホール18を介して、
第２層目の多結晶シリコン層で構成されたデータ記憶用
キャパシタの一方電極19が接続されている。この一方電
極19はその素子領域13内では絶縁膜を介して上記ゲート
電極17の上方まで延長して形成されており、かつその素
子領域13と隣接したフィールド絶縁膜14上に形成されて
いる他の選択用トランジスタのゲート電極17の上方まで
延長して形成されている。さらに、上記各一方電極19は
データ記憶用キャパシタのキャパシタンス用のシリコン
酸化膜等からなる絶縁膜20を介して、第３層目の多結晶
シリコン層で構成されたデータ記憶用キャパシタの他方
電極21で覆われている。また、この他方電極21は上記一
方電極19の上面のみではなく、この一方電極19のドレイ
ン領域側の側面及び選択用トランジスタのゲート電極17
のドレイン領域側の側面を連続的に覆うように形成され
る。
上記各N+型半導体領域12の表面にはコンタクトホール
22を介して、第４層目の多結晶シリコン層で構成された
データ線取出し用電極23が接続されている。この電極23
の端部は、絶縁膜を介して、上記データ記憶用キャパシ
タの他方電極21の平坦部の上方まで延長して形成されて
おり、かつ上記キャパシタの一方電極19の上方まで延長
して形成されている。上記各データ線取出し用電極23の
表面にはコンタクトホール24を介して、配線金属、例え
ばアルミニュームで構成されたデータ線25が接続されて
いる。これらデータ線25は、図中の左右方向で隣接して
いる各選択用トランジスタで共通となるように横方向に
延長されており、上記各ゲート電極17はこれらデータ線
25と交差する方向、すなわち縦方向に延長されている。
22を介して、第４層目の多結晶シリコン層で構成された
データ線取出し用電極23が接続されている。この電極23
の端部は、絶縁膜を介して、上記データ記憶用キャパシ
タの他方電極21の平坦部の上方まで延長して形成されて
おり、かつ上記キャパシタの一方電極19の上方まで延長
して形成されている。上記各データ線取出し用電極23の
表面にはコンタクトホール24を介して、配線金属、例え
ばアルミニュームで構成されたデータ線25が接続されて
いる。これらデータ線25は、図中の左右方向で隣接して
いる各選択用トランジスタで共通となるように横方向に
延長されており、上記各ゲート電極17はこれらデータ線
25と交差する方向、すなわち縦方向に延長されている。
このような構成でなる各メモリセルは、N+型半導体領
域11をドレイン領域、N+型半導体領域12をソース領域と
する選択用のMOSトランジスタのソース領域に対して、
一方電極19と他方電極21との間に誘電体としての絶縁膜
20を介在させたデータ記憶用のキャパシタを接続して構
成されている。従って、各メモリセルの等価回路は前記
第11図のものと同様である。
域11をドレイン領域、N+型半導体領域12をソース領域と
する選択用のMOSトランジスタのソース領域に対して、
一方電極19と他方電極21との間に誘電体としての絶縁膜
20を介在させたデータ記憶用のキャパシタを接続して構
成されている。従って、各メモリセルの等価回路は前記
第11図のものと同様である。
このようなメモリセルを使用したＤ−RAMでは、キャ
パシタの一方電極19とデータ線取出し用電極23とを異な
る層の多結晶シリコン層で構成しているので、両者を図
示のように平面的にオーバーラップした状態で形成する
ことができ、少なくとも両者を平面的に離す必要がなく
なる。このため、１個当りのメモリセルの面積を縮小化
しても、キャパシタの一方電極19とデータ線取出し用電
極23それぞれの面積を十分に広くとることができる。キ
ャパシタの一方電極19の面積を十分に広くとることがで
きるので、電極間の絶縁膜20の膜厚を極端に薄くせずに
キャパシタンスを大きくすることができる。この結果、
高集積化が図れると共に各キャパシタのキャパシタンス
を十分に大きくすることができる。例えば、最少寸法が
0.8μｍの設計基準において、１個当りのメモリセルの
占有面積を1.8μｍ×４μｍとしたときに、データ記憶
用キャパシタのキャパシタンスとして20（fF）と十分大
きな値になることが確認された。このため、4Mビットの
Ｄ−RAMチップを300ミル寸法のパッケージに十分収納す
ることが可能である。
パシタの一方電極19とデータ線取出し用電極23とを異な
る層の多結晶シリコン層で構成しているので、両者を図
示のように平面的にオーバーラップした状態で形成する
ことができ、少なくとも両者を平面的に離す必要がなく
なる。このため、１個当りのメモリセルの面積を縮小化
しても、キャパシタの一方電極19とデータ線取出し用電
極23それぞれの面積を十分に広くとることができる。キ
ャパシタの一方電極19の面積を十分に広くとることがで
きるので、電極間の絶縁膜20の膜厚を極端に薄くせずに
キャパシタンスを大きくすることができる。この結果、
高集積化が図れると共に各キャパシタのキャパシタンス
を十分に大きくすることができる。例えば、最少寸法が
0.8μｍの設計基準において、１個当りのメモリセルの
占有面積を1.8μｍ×４μｍとしたときに、データ記憶
用キャパシタのキャパシタンスとして20（fF）と十分大
きな値になることが確認された。このため、4Mビットの
Ｄ−RAMチップを300ミル寸法のパッケージに十分収納す
ることが可能である。
さらに、上記実施例では、データ線取出し用電極23の
面積を十分に広くとることができるので、データ線25と
の接続を図るコンタクトホール24の開口寸法を大きくす
ることができる。この結果、選択用トランジスタのドレ
イン領域とデータ線との間の抵抗を十分に低減させるこ
とができる。
面積を十分に広くとることができるので、データ線25と
の接続を図るコンタクトホール24の開口寸法を大きくす
ることができる。この結果、選択用トランジスタのドレ
イン領域とデータ線との間の抵抗を十分に低減させるこ
とができる。
次に上記実施例のＤ−RAMを製造する場合の各工程を
第２図ないし第10図を用いて説明する。ここで第２図
（ａ）ないし第10図（ａ）は各工程におけるパターン平
面図であり、第２図（ｂ）ないし第10図（ｂ）は第２図
（ａ）ないし第10図（ａ）それぞれのＩ−Ｉ′線に沿っ
た断面図である。
第２図ないし第10図を用いて説明する。ここで第２図
（ａ）ないし第10図（ａ）は各工程におけるパターン平
面図であり、第２図（ｂ）ないし第10図（ｂ）は第２図
（ａ）ないし第10図（ａ）それぞれのＩ−Ｉ′線に沿っ
た断面図である。
まず、第２図に示すように選択酸化法により、Ｐ型基
板10に選択的にフィールド絶縁膜14を形成して、素子領
域13の分離を行なう。このフィールド絶縁膜14は第２図
（ａ）では斜線を施した領域である。
板10に選択的にフィールド絶縁膜14を形成して、素子領
域13の分離を行なう。このフィールド絶縁膜14は第２図
（ａ）では斜線を施した領域である。
次に第３図に示すように、熱酸化法により基板表面に
ゲート絶縁膜形成用の絶縁膜を成長させる。続いて、全
面に第１層目の多結晶シリコン層を堆積し、さらにこの
多結晶シリコン層をパターニングしてゲート電極17及び
ゲート絶縁膜16を順次形成する。ここでゲート電極17は
第３図（ａ）では斜線を施した領域である。なお、この
ゲート電極17を多結晶シリコン層で構成する代わりに、
モリブデン・シリサイド、チタン・シリサイド、タング
ステン・シリサイド等のような金属シリサイド層もしく
は高融点金属層をパターニングして構成するようにして
もよい。この後、上記ゲート電極17をマスクに、基板10
内にＮ型不純物、例えばヒ素（As）を拡散してN+型半導
体領域11及び12をそれぞれ形成する。なお、上記ゲート
絶縁膜16は、ゲート電極17を形成する時に同時にパター
ニングしているが、Ｎ型拡散の前に不要部分を除去する
ようにしてもよい。
ゲート絶縁膜形成用の絶縁膜を成長させる。続いて、全
面に第１層目の多結晶シリコン層を堆積し、さらにこの
多結晶シリコン層をパターニングしてゲート電極17及び
ゲート絶縁膜16を順次形成する。ここでゲート電極17は
第３図（ａ）では斜線を施した領域である。なお、この
ゲート電極17を多結晶シリコン層で構成する代わりに、
モリブデン・シリサイド、チタン・シリサイド、タング
ステン・シリサイド等のような金属シリサイド層もしく
は高融点金属層をパターニングして構成するようにして
もよい。この後、上記ゲート電極17をマスクに、基板10
内にＮ型不純物、例えばヒ素（As）を拡散してN+型半導
体領域11及び12をそれぞれ形成する。なお、上記ゲート
絶縁膜16は、ゲート電極17を形成する時に同時にパター
ニングしているが、Ｎ型拡散の前に不要部分を除去する
ようにしてもよい。
次に第４図に示すように全面に絶縁膜を堆積させた
後、光蝕刻法により、上記各N+型半導体領域12の表面に
通じるコンタクトホール18を開口する。ここで、このコ
ンタクトホール18は第４図（ａ）では斜線を施した領域
である。
後、光蝕刻法により、上記各N+型半導体領域12の表面に
通じるコンタクトホール18を開口する。ここで、このコ
ンタクトホール18は第４図（ａ）では斜線を施した領域
である。
次に第５図に示すように、全面に第２層目の多結晶シ
リコン層を堆積し、さらにこの多結晶シリコン層をパタ
ーニングしてキャパシタの一方電極19を形成する。さら
に全面にキャパシタ用の誘電体としての絶縁膜20を所定
の厚さだけ堆積させる。この絶縁膜は前記のようにシリ
コン酸化膜が使用されるが、その他にシリコン窒化膜、
タンタル・オキサイド膜等が使用できる。そして、この
絶縁膜20膜厚はシリコン酸化膜に換算して約100Å程度
であり、シリコン窒化膜を使用すれば200Å程度であ
る。この程度の膜厚の絶縁膜は通常の工程で容易に堆積
することが可能である。ここで、上記電極19は第５図
（ａ）では斜線を施した領域である。
リコン層を堆積し、さらにこの多結晶シリコン層をパタ
ーニングしてキャパシタの一方電極19を形成する。さら
に全面にキャパシタ用の誘電体としての絶縁膜20を所定
の厚さだけ堆積させる。この絶縁膜は前記のようにシリ
コン酸化膜が使用されるが、その他にシリコン窒化膜、
タンタル・オキサイド膜等が使用できる。そして、この
絶縁膜20膜厚はシリコン酸化膜に換算して約100Å程度
であり、シリコン窒化膜を使用すれば200Å程度であ
る。この程度の膜厚の絶縁膜は通常の工程で容易に堆積
することが可能である。ここで、上記電極19は第５図
（ａ）では斜線を施した領域である。
次に第６図に示すように、全面に第３層目の多結晶シ
リコン層を堆積し、さらにこの多結晶シリコン層をパタ
ーニングしてキャパシタの他方電極21を形成する。ここ
で、この電極21は第６図（ａ）では斜線を施した領域で
ある。
リコン層を堆積し、さらにこの多結晶シリコン層をパタ
ーニングしてキャパシタの他方電極21を形成する。ここ
で、この電極21は第６図（ａ）では斜線を施した領域で
ある。
続いて第７図に示すように、全面に絶縁膜を所定の厚
さだけ堆積させた後、光蝕刻法により、上記各N+型半導
体領域11の表面に通じるコンタクトホール22を開口す
る。ここで、このコンタクトホール22は第７図（ａ）で
は斜線を施した領域である。
さだけ堆積させた後、光蝕刻法により、上記各N+型半導
体領域11の表面に通じるコンタクトホール22を開口す
る。ここで、このコンタクトホール22は第７図（ａ）で
は斜線を施した領域である。
次に第８図に示すように、全面に第４層目の多結晶シ
リコン層を堆積し、さらにこの多結晶シリコン層をパタ
ーニングしてデータ線取出し用電極23を形成する。ここ
で、この電極23は第８図（ａ）では斜線を施した領域で
ある。
リコン層を堆積し、さらにこの多結晶シリコン層をパタ
ーニングしてデータ線取出し用電極23を形成する。ここ
で、この電極23は第８図（ａ）では斜線を施した領域で
ある。
続いて第９図に示すように、全面に絶縁膜を所定の厚
さだけ堆積させた後、光蝕刻法により、上記データ線取
出し用電極23の表面に通じるコンタクトホール24を開口
する。ここで、このコンタクトホール24は第９図（ａ）
では斜線を施した領域である。
さだけ堆積させた後、光蝕刻法により、上記データ線取
出し用電極23の表面に通じるコンタクトホール24を開口
する。ここで、このコンタクトホール24は第９図（ａ）
では斜線を施した領域である。
次に第10図に示すように、全面に配線用金属、例えば
アルミニュームを堆積し、さらにこのアルミニュームを
パターニングしてデータ線25を形成する。ここで、この
データ線25は第10図（ａ）では斜線を施した領域であ
る。
アルミニュームを堆積し、さらにこのアルミニュームを
パターニングしてデータ線25を形成する。ここで、この
データ線25は第10図（ａ）では斜線を施した領域であ
る。
このような工程により前記第１図のメモリが製造され
る。なお、これら製造工程を説明するのに用いた図面で
は、各部分の寸法が必ずしも正確に記載されているもの
ではない。例えば、第７図（ａ）におけるコンタクトホ
ール22と第９図（ａ）におけるコンタクトホール24の寸
法が同じになっているが、これらは実際には第９図
（ｂ）の断面図に示されるようにコンタクトホール24の
寸法の方が大きくなっている。
る。なお、これら製造工程を説明するのに用いた図面で
は、各部分の寸法が必ずしも正確に記載されているもの
ではない。例えば、第７図（ａ）におけるコンタクトホ
ール22と第９図（ａ）におけるコンタクトホール24の寸
法が同じになっているが、これらは実際には第９図
（ｂ）の断面図に示されるようにコンタクトホール24の
寸法の方が大きくなっている。
なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例のメモリでは、データ線取出し用電極23と
データ線25とを接続するコンタクトホール24の周縁部
が、データ記憶用キャパシタの一方電極19と他方電極21
の両方の上に存在している状態で形成されているが、こ
れは一方電極19もしくは他方電極21の上に少なくとも存
在している状態で形成されていればよい。この程度の大
きさにコンタクトホール24を開口すれば、選択用トラン
ジスタのドレイン領域とデータ線との間の抵抗を十分に
小さくすることができる。
く種々の変形が可能であることはいうまでもない。例え
ば上記実施例のメモリでは、データ線取出し用電極23と
データ線25とを接続するコンタクトホール24の周縁部
が、データ記憶用キャパシタの一方電極19と他方電極21
の両方の上に存在している状態で形成されているが、こ
れは一方電極19もしくは他方電極21の上に少なくとも存
在している状態で形成されていればよい。この程度の大
きさにコンタクトホール24を開口すれば、選択用トラン
ジスタのドレイン領域とデータ線との間の抵抗を十分に
小さくすることができる。
［発明の効果］ 以上説明したようにこの発明によれば、高集積化が可
能な半導体記憶装置を提供することができる。
能な半導体記憶装置を提供することができる。
第１図はこの発明の一実施例に係る半導体記憶装置の構
成を示すものであり、第１図（ａ）はパターン平面図、
第１図（ｂ）は断面図、第２図ないしは第10図はそれぞ
れ上記実施例の半導体記憶装置を製造する際の各工程を
説明するための図、第11図はダイナミック型半導体メモ
リで使用されるメモリセルの構成を示す回路図、第12図
は従来のメモリセルの構成を示す断面図である。 10……Ｐ型のシリコン半導体基板、11……N+型半導体領
域（共通ドレイン領域）、12……N+型半導体領域（ソー
ス領域）、13……素子領域、14……フィールド絶縁膜、
15……チャネル領域、16……ゲート絶縁膜、17……ゲー
ト電極、18……コンタクトホール、19……キャパシタの
一方電極、20……絶縁膜、21……キャパシタの他方電
極、22……コンタクトホール、23……データ線取出し用
電極、24……コンタクトホール、25……データ線。
成を示すものであり、第１図（ａ）はパターン平面図、
第１図（ｂ）は断面図、第２図ないしは第10図はそれぞ
れ上記実施例の半導体記憶装置を製造する際の各工程を
説明するための図、第11図はダイナミック型半導体メモ
リで使用されるメモリセルの構成を示す回路図、第12図
は従来のメモリセルの構成を示す断面図である。 10……Ｐ型のシリコン半導体基板、11……N+型半導体領
域（共通ドレイン領域）、12……N+型半導体領域（ソー
ス領域）、13……素子領域、14……フィールド絶縁膜、
15……チャネル領域、16……ゲート絶縁膜、17……ゲー
ト電極、18……コンタクトホール、19……キャパシタの
一方電極、20……絶縁膜、21……キャパシタの他方電
極、22……コンタクトホール、23……データ線取出し用
電極、24……コンタクトホール、25……データ線。
Claims (5)
- 【請求項１】第１導電型の半導体基体と、上記基体内に
形成され第２導電型半導体領域からなる選択用トランジ
スタのソース、ドレイン領域と、上記ソース、ドレイン
領域相互間に設定されたチャネル領域上に第１絶縁膜を
介して設けられ第１層の導電性部材からなる選択用トラ
ンジスタのゲート電極と、上記ソース領域の表面と接続
され第２層の導電性部材からなるデータ記憶用キャパシ
タの一方電極と、少なくとも上記一方電極を覆うように
第２絶縁膜を介して設けられ第３層の導電性部材からな
るデータ記憶用キャパシタの他方電極と、第４層の導電
性部材からなり、上記ドレイン領域の表面と接続され、
上記データ記憶用キャパシタの一方電極の上方まで延長
されて一部が上記一方電極とオーバッラップするように
形成された取り出し電極と、上記取り出し電極と接続さ
れ金属配線からなるデータ線とを具備したことを特徴と
する半導体記憶装置。 - 【請求項２】前記第１層、第２層、第３層、第４層の各
導電性部材が多結晶シリコン層である特許請求の範囲第
１項に記載の半導体記憶装置。 - 【請求項３】前記第１層の導電性部材が金属シリサイド
層もしくは高融点金属層であり、前記第２層、第３層、
第４層の各導電性部材が多結晶シリコン層である特許請
求の範囲第１項に記載の半導体記憶装置。 - 【請求項４】前記取り出し電極とデータ線とを接続する
際に、取り出し電極に対して設けられるコンタクトホー
ルの周縁部が前記データ記憶用キャパシタの一方電極も
しくは他方電極の上に少なくとも存在している特許請求
の範囲第１項に記載の半導体記憶装置。 - 【請求項５】第１導電型の半導体基体と、上記基体内に
形成され第２導電型半導体領域からなる選択用トランジ
スタのソース、ドレイン領域と、上記ソース、ドレイン
領域相互間に設定されたチャネル領域上に第１絶縁膜を
介して設けられ第１層の導電性部材からなる選択用トラ
ンジスタのゲート電極と、上記ソース領域の表面と接続
され第２層の導電性部材からなるデータ記憶用キャパシ
タの一方電極と、上記一方電極の上面とこの一方電極の
上記ドレイン領域側の側面及び上記選択用トランジスタ
のゲート電極の上記ドレイン領域側の側面を連続的に覆
うように第２絶縁膜を介して設けられ第３層の導電性部
材からなるデータ記憶用キャパシタの他方電極と、第４
層の導電性部材からなり、上記ドレイン領域の表面と接
続され、上記データ記憶用キャパシタの一方電極の上方
まで延長されて一部が上記一方電極とオーバッラップす
るように形成された取り出し電極と、上記取り出し電極
と接続され金属配線からなるデータ線とを具備したこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032717A JP2606836B2 (ja) | 1987-02-16 | 1987-02-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032717A JP2606836B2 (ja) | 1987-02-16 | 1987-02-16 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6135354A Division JP2696067B2 (ja) | 1994-06-17 | 1994-06-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63199455A JPS63199455A (ja) | 1988-08-17 |
| JP2606836B2 true JP2606836B2 (ja) | 1997-05-07 |
Family
ID=12366589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032717A Expired - Lifetime JP2606836B2 (ja) | 1987-02-16 | 1987-02-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606836B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2671315B2 (ja) * | 1987-09-18 | 1997-10-29 | ソニー株式会社 | メモリ装置 |
| JP2508300B2 (ja) * | 1988-12-08 | 1996-06-19 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123181A (ja) * | 1984-11-15 | 1986-06-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2602219B2 (ja) * | 1987-02-06 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
-
1987
- 1987-02-16 JP JP62032717A patent/JP2606836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63199455A (ja) | 1988-08-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |