JPH0360144A - Manufacture of semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To develop the manufacture of a semiconductor integrated circuit with little labor and within a short period, by a method wherein, after the logic design of a processing circuit and other circuits, the semiconductor integrated circuit is constituted on the basis of the previously determined semiconductor chip size, number and arrangement of connection terminals, and position of the processing circuit. CONSTITUTION:When one device is constituted by using one semiconductor chip 1, a processing circuit performing operation processing, a peripheral circuit 3 and a testing circuit 4 controlling them individually and performing testing operation are realized by a compound large scale integrated circuit. Load circuits 5 are formed outside the above circuits 2, 3, 4, outside which circuit 5 connection terminals being pads to be connected with the circuits 5 are formed. At the time of logic design of the processing circuit 2, the peripheral circuit 3, and further the testing circuit 4, the wirings between them have not yet formed.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体ａｍ回路の製造方法に関し、もっと詳
しくは、処理回路およびその他の回路を１つの半導体チ
ップ上に構成する半導体集積回路の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method of manufacturing a semiconductor am circuit, and more particularly to a method of manufacturing a semiconductor integrated circuit in which a processing circuit and other circuits are formed on one semiconductor chip. .

従来の技術 １つの半導体集積回路を製造するにあたり、処理回路く
略称ｃｐｕ）と、その他の回路、たとえばリードオンリ
メモリ、ランダムアクセスメモリおよび入出力インタフ
ェイスなどの周辺回路などとを１つの半導体チップ上に
形威し、このようにして１つの半導体集積回路、たとえ
ば大規模＠積回路（略称ＬＳＩ）として得ようとすると
き、その半導体チップ上には、処理回路とその他の回路
とに加えて、試験動作を行うためのテスト回路が必要で
あり、このテスト回路を外部からの信号によって動作さ
せて、処理回路およびその他の回路が正常に動作するか
どうかを試験する。BACKGROUND ART In manufacturing a single semiconductor integrated circuit, a processing circuit (abbreviated as CPU) and other circuits, such as read-only memory, random access memory, and peripheral circuits such as input/output interfaces, are integrated on a single semiconductor chip. When trying to obtain one semiconductor integrated circuit, for example, a large-scale integrated circuit (LSI) in this way, in addition to processing circuits and other circuits, the semiconductor chip includes A test circuit is required to perform a test operation, and this test circuit is operated by an external signal to test whether the processing circuit and other circuits operate normally.

従来ではこのような大規模４Ａｆ１１回路を得る場合、
処理回路とその他の回路、すなわち周辺回路などと、さ
らにはテスト回路とを含めて、１つの半導体チップ上に
形成するレイアウト設計は、適当な半導体チップのサイ
ズを検討し、また各回路間の配線効率を考える作業が必
要であり、長時間を必要とする。Conventionally, when obtaining such a large-scale 4Af11 circuit,
When designing a layout that includes processing circuits, other circuits, such as peripheral circuits, and even test circuits, on a single semiconductor chip, consider the appropriate size of the semiconductor chip, and consider the wiring between each circuit. It requires consideration of efficiency and requires a long time.

典型的な先行技術は、第５図に示されている。A typical prior art is shown in FIG.

ステップａ１からステップａ２に移り、大規模集積回路
などのような半導体ａ積回路を製造するにあたって、そ
の仕様を決定する。ステップａ３では、システム設計、
すなわちその半導体集積回路が達成すべき動作の設計を
行い、次のステップａ４において処理回路、周辺回路お
よびテスト回路などの論理回路の設計すなわち論理設計
を行う。Moving from step a1 to step a2, specifications for manufacturing a semiconductor integrated circuit such as a large-scale integrated circuit are determined. In step a3, system design,
That is, the operation to be achieved by the semiconductor integrated circuit is designed, and in the next step a4, logic circuits such as processing circuits, peripheral circuits, and test circuits are designed, that is, logic design is performed.

ステップａ５において、各回路を、１つの半導体チップ
上に形成するために、その各回路のブロック毎の配置、
接続端子の配置および配線の領域などを決定するいわゆ
るフロアプランのｆｌ：業を必要とする。ステップａ６
では、このようなフロアプランが適当であるかどうかを
判断し、これが適当であると判断すると、ステップａ７
において具体的にレイアウトを決定して１つの半導体チ
ップ上に形成すべき処理回路、周辺回路およびテスト回
路、さらには配線などの形成を行う。In step a5, in order to form each circuit on one semiconductor chip, the arrangement of each circuit in each block,
This requires a so-called floor plan process to determine the arrangement of connection terminals, wiring area, etc. step a6
Now, determine whether such a floor plan is appropriate, and if it is determined that this is appropriate, proceed to step a7.
In this step, the layout is specifically determined, and processing circuits, peripheral circuits, test circuits, wiring, etc. to be formed on one semiconductor chip are formed.

発明が解決すべき課題 このような先行技術では、半導体集積回路の開発期間に
長時間を要することは明らかである。Problems to be Solved by the Invention It is clear that with such prior art, it takes a long time to develop a semiconductor integrated circuit.

本発明の目的は、半導体集積回路の製造をわずかな労力
で短期間に開発することができるようにした半導体集積
回路の製造方法を提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor integrated circuit that allows manufacturing of a semiconductor integrated circuit to be developed in a short period of time with little effort.

課題を解決するための手段 本発明は、処理回路およびその他の回路の論理設計後に
、 予め定めてある半導体チップの大きさ、接続端子の数お
よび配置ならびに処理回路の位置に基づいて、半導体集
積回路を構成することを特徴とする半導体集積回路の製
造方法である。Means for Solving the Problems The present invention provides a semiconductor integrated circuit based on the predetermined size of the semiconductor chip, the number and arrangement of connection terminals, and the position of the processing circuit after the logical design of the processing circuit and other circuits. This is a method of manufacturing a semiconductor integrated circuit, characterized in that the method comprises:

作　　用 本発明に従えば、処理回路およびその他の回路、たとえ
ば周辺回路やテスト回路などの論理設計を終えた後には
、（ａ）半導体チップの大きさ、（ｂ）接続端子の数お
よび配置、ならびに（ｃ）処理回路の位置が、予め定め
てあるので、これらの定められている項目に従って、前
記論理設計された回路を形成する。したがって、まえも
って、たとえば処理回路、リードオンリメモリ、ランダ
ムアクセスメモリおよび入出力インタフヱイスなどのよ
うな主要な機能ブロックをレイアウトデータとして予め
準備しているので、論理設計の完了後すぐに、レイアウ
ト設計に取掛かることができ、しかも配線を施すだけで
、レイアウト設計が完了することができる。したがって
半導体集積回路、たとえば大規模集積回路のＷＩ４Ｉ４
開期間縮を行うことができる。しかも半導体チップのサ
イズや接続端子の位置が上述のように予め判っているの
で、その半導体集積回路の試験動作を行うために用いる
治具が共用化でき、またその半導体集積回路を装着する
基板などのようなアセンブリなどを共用化することがで
きる。According to the present invention, after completing the logical design of the processing circuit and other circuits, such as peripheral circuits and test circuits, (a) the size of the semiconductor chip, (b) the number and arrangement of connection terminals, and (c) since the positions of the processing circuits are predetermined, the logically designed circuit is formed according to these predetermined items. Therefore, since major functional blocks such as processing circuits, read-only memory, random access memory, input/output interfaces, etc. are prepared in advance as layout data, you can start the layout design immediately after completing the logic design. Moreover, the layout design can be completed just by wiring. Therefore, semiconductor integrated circuits, such as WI4I4 of large-scale integrated circuits,
The opening period can be shortened. Moreover, since the size of the semiconductor chip and the position of the connection terminals are known in advance as described above, the jigs used to test the semiconductor integrated circuit can be shared, and the substrate on which the semiconductor integrated circuit is mounted can be used in common. It is possible to share assemblies such as .

実施例 第１図は、本発明の一実施例の平面図である。Example FIG. 1 is a plan view of one embodiment of the present invention.

１つの半導体チップ１で１つの装置を構成するにあたり
、演算処理動作を行う処理回路（ＣＰＵと略称すること
がある）２と、周辺回路３と、これらを個別に制御して
試験動作を行う試験回路４とが、複合大規模集積回路に
よって実現される。これらの回路２，３．４の外方には
、バッファなどと称される負荷回路５が形成され、その
負荷回路５のさらに外方には、その負荷回路５に接続さ
れるパッドである接続端子６が形成される。処理回路２
および周辺回路３、さらには試験回路４の論理設計の時
点では、これらの間の配線は行われていない。When configuring one device with one semiconductor chip 1, a processing circuit (sometimes abbreviated as CPU) 2 that performs arithmetic processing operations, a peripheral circuit 3, and a test operation in which these are individually controlled and tested. The circuit 4 is realized by a composite large-scale integrated circuit. A load circuit 5 called a buffer or the like is formed outside these circuits 2, 3.4, and a connection pad, which is a pad connected to the load circuit 5, is formed further outside the load circuit 5. Terminal 6 is formed. Processing circuit 2
At the time of logical design of the peripheral circuit 3 and the test circuit 4, wiring between them is not done.

第２図は、本発明の他の実施例の平面図であり、対応す
る部分には同一の参照符を付す、この実施例では、半導
体ナツプ１には、処理回路２と、周辺回路であるリード
オン、リメモリ３ａおよびランダムアクセスメモリ３ｂ
と、試験回路４とが設けられ、さらにまた負荷回路５と
接続端子６とが形成される。FIG. 2 is a plan view of another embodiment of the present invention, in which corresponding parts are given the same reference numerals. In this embodiment, the semiconductor nap 1 includes a processing circuit 2 and a peripheral circuit. Lead-on, re-memory 3a and random access memory 3b
and a test circuit 4 are provided, and furthermore a load circuit 5 and a connection terminal 6 are formed.

さらにまた第３図は、本発明の他の実施例を示す図であ
る。この実施例は前述の実施例に類似し対応する部分に
は同一の参照符を付す、半導体チップ１における処理回
路２、リードオンリメモリ（略称ＲＯＭ　＞　３　ａ、
ランダムアクセスメモリ（略称ＲＡＭ）３ｂおよびその
他のスタンダードセル、すなわちその他の予め定められ
た機能を有する回路７の配置などが定められている。Furthermore, FIG. 3 is a diagram showing another embodiment of the present invention. This embodiment is similar to the previous embodiment, and corresponding parts are given the same reference numerals, including a processing circuit 2 in a semiconductor chip 1, a read-only memory (abbreviated as ROM>3a,
The arrangement of the random access memory (RAM) 3b and other standard cells, that is, the circuit 7 having other predetermined functions, is determined.

第４図は、本発明の一実施例の半導体集積回路の製造方
法の手順を示すフローチャートである。FIG. 4 is a flowchart showing the steps of a method for manufacturing a semiconductor integrated circuit according to an embodiment of the present invention.

ステップｂ１からステップｂ２に移り、半導体集積回路
によって達成されるべき動作などの仕様を決定する。ス
テップｂ３では、この半導体集積回路全体として達成す
べき動作を決定し、ステップｂ４では論理回路の設計を
行う、その後、ステップｂ５では、（ａ）半導体チップ
の大きさ、（ｂ）接続端子の数および配置、なららびに
（Ｃ）処理回路２の位置などが予め効率よく配置されて
定められたレイアウトデータに従い、直ちにレイアウト
設計を行う、このレイアウト設計の際には、第１図〜第
３図に示される半導体チップ１および第１表に示される
半導体チップなどが選択されて用いられる。このような
レイアウトデータを、システムの構成および規模などに
よって各種準備しておき、これによってより多くの用途
に対応可能とする。Moving from step b1 to step b2, specifications such as the operation to be achieved by the semiconductor integrated circuit are determined. In step b3, the operation to be achieved as a whole of this semiconductor integrated circuit is determined, and in step b4, a logic circuit is designed.After that, in step b5, (a) the size of the semiconductor chip, (b) the number of connection terminals 1-3. The semiconductor chip 1 shown in Table 1 and the semiconductor chips shown in Table 1 are selected and used. Various types of such layout data are prepared depending on the configuration and scale of the system, thereby making it possible to support a wider range of applications.

（以下余白） 第 表 こうして接続端子の数などの組今わせデータを準備する
ことによって、 あらゆる用途の半導体集 積回路に迅速に対応することができる。再び第３図を参
照して、この第３図に示された半導体チップ１およびそ
の他の半導体チップを用いることによって、同一の試験
動作のための治具を使用することができ、さらにまた参
照符１０で示すように同一の合成樹脂などから戒るパッ
ケージを共用して利用することができる。すなわち各回
路２，３ａ、３ｂ、７などのブロック構成が半導体チッ
プ毎に異なっていても、接続端子６の位置が定められて
いるので、試験動作を行うために用いる治具およびパッ
ケージ１０を共用化することができる。(Left below) Table 1 By preparing the configuration data such as the number of connection terminals in this way, it is possible to quickly respond to semiconductor integrated circuits for all applications. Referring again to FIG. 3, by using the semiconductor chip 1 shown in this FIG. As shown in 10, packages made of the same synthetic resin can be used in common. In other words, even if the block configurations of the circuits 2, 3a, 3b, 7, etc. are different for each semiconductor chip, the positions of the connection terminals 6 are fixed, so the jig and package 10 used for the test operation can be shared. can be converted into

発明の効果 以上のように本発明によれば、予め定めてある半導体チ
ップの大きさ、接続端子の数および配置、ならびに処理
回路の位置などが予め定めてあるので、処理回路および
その他の回路の論理設計後に直ちにレイアウト設計に取
掛かることができ、配線を施すだけで、レイアウト設計
を完了することができ、閉光期間の短縮を可能にするこ
とができるとともに、その半導体チップのサイズおよび
接続端子の位置が判っているので試験動作を行うことが
容易であり、またそれを取付けるアセンブリなどの共用
化が図られる。Effects of the Invention As described above, according to the present invention, the size of the semiconductor chip, the number and arrangement of connection terminals, the position of the processing circuit, etc. are predetermined, so that the processing circuit and other circuits can be easily controlled. The layout design can be started immediately after the logic design, and the layout design can be completed just by wiring, which makes it possible to shorten the shut-off period and to adjust the size of the semiconductor chip and connection terminals. Since the position of the sensor is known, it is easy to perform test operations, and the assembly for mounting the sensor can be shared.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の半導体チップ１の平面図、
第２図は本発明の他の実施例の半導体チップ１の平面図
、第３図は本発明のさらに他の実施例を示す図、第４図
は本発明の一実施例の半導体ｔＡ１１回路の製造方法の
手順を示すフローチャート、第５図は先行技術の半導体
集積回路の製造方法の手順を示すフローチャートである
。 １・・・半導体チップ、２・・・処理回路、３・・・周
辺回路、３ａ・・・リードオンリメモリＲＯＭ、３ｂ・
・・ランダムアクセスメモリＲＡＭ、４・・・試験回路
、５・・・負荷回路、６・・・接続端子、７・・・スタ
ンダードセルFIG. 1 is a plan view of a semiconductor chip 1 according to an embodiment of the present invention.
FIG. 2 is a plan view of a semiconductor chip 1 according to another embodiment of the present invention, FIG. 3 is a diagram showing still another embodiment of the present invention, and FIG. 4 is a diagram of a semiconductor tA11 circuit according to an embodiment of the present invention. Flowchart showing the steps of the manufacturing method. FIG. 5 is a flowchart showing the steps of the prior art method of manufacturing a semiconductor integrated circuit. DESCRIPTION OF SYMBOLS 1... Semiconductor chip, 2... Processing circuit, 3... Peripheral circuit, 3a... Read-only memory ROM, 3b...
...Random access memory RAM, 4...Test circuit, 5...Load circuit, 6...Connection terminal, 7...Standard cell

Claims (1)

【特許請求の範囲】[Claims] 処理回路およびその他の回路の論理設計後に、予め定め
てある半導体チップの大きさ、接続端子の数および配置
ならびに処理回路の位置に基づいて、半導体集積回路を
構成することを特徴とする半導体集積回路の製造方法。A semiconductor integrated circuit characterized in that the semiconductor integrated circuit is configured based on a predetermined size of the semiconductor chip, the number and arrangement of connection terminals, and the position of the processing circuit after logical designing of the processing circuit and other circuits. manufacturing method.