JPH0358149A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置、特に高速メモリ部と拡張メモリ部に
分けて構或する記憶装置に関する。

〔従来の技術〕

従来の記憶装置は、第２図に示す様に、ＲＡＭ素子で構
成されるメモリ部５０と中央処理装置等からのリクエス
トアドレス１００と書込データ２００と読出しデータ３
００とにより構成される。

メモリ部５０は大型計算機システムでは一般的に数千個
のＲＡＭ素子で構成される。

コンピュータシステムの性能を決める要因である記憶装
置のアクセスタイムおよびサイクルタイムは、小さい程
よいが、この記憶装置のアクセスタイムおよびサイクル
タイムは、ＲＡＭ素子自身のアクセスタイム，サイクル
タイムと信号の伝搬時間の和で決められる。

上記の信号の伝搬時間は、大型コンビュータシステムで
は数千個のＲＡＭ素子にアドレスを分配する必要があり
、大きくなってしまい、現在では、ＲＡＭ素子のアクセ
スタイムと同等、あるいは、ＲＡＭ素子のアクセスタイ
ムより大きくなってしまう傾向にある。

例えば、ＲＡＭ素子のアクセスタイムが１００ｎｓであ
るのに対し、信号の伝搬時間は１２０ｎｓとなり、記憶
装置のアクセスタイムは結局２２０ｎｓとなってしまう
。

〔発明が解決しようとする課題〕

上述した従来の記憶装置では、記憶装置のアクセスタイ
ムに占める信号の伝搬時間の割合が大きくなってきてい
る。反対にコンピュータシステムの工命令当りの実行時
間は、小さくなる傾向にあり、例えばマイクロプロセッ
サでも５０ｎｓとなってきており、信号の伝搬時間が、
プロセッサの命令実行時間に影響して、命令実行時間を
伸ばし、コンピュータシステムの性能を低下させるとい
う欠点がある。

〔課題を解決するための手段〕

本発明の記憶装置は、中央処理装置等との間で、データ
の続出し、書込みを行なう記憶装置において中央処理装
置等からのリクエストアドレスに対するデータがあるか
どうかを示すアドレスの組であるアドレスアレイと、該
アドレスアレイの内容と、前記リクエストアドレスが同
じかどうかを比較する比較器と、該比較器の出力が一致
の場合、データの書込みおよび読出しが行なわれる高速
メモリ部と、前記比較器の出力が不一致で、前記高速メ
モリ部に目的のデータがない時、前記高速メモリ部と同
一のＲＡＭ素子で構威された拡張メモリ部でデータの書
込みおよび読出しが行なわれ、同時に、高速メモリ部へ
の前記データの転送、前記アドレスアレイの更新が行な
われる手段を有している． 〔実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図であり、同
一ＲＡＭ素子で構成される高速メモリ部２０と、拡張メ
モリ部３０と、キャッシュメモリ等で使用されるキャッ
シュ制御部と同等の機能を持つ、アドレスアレイ１０と
、高速メモリ部２０に目的のデータがない時、拡張メモ
リ部３０から、高速メモリ部にデータを書込むために、
中央処理装置等からのデータとを選択するためのデータ
セレクタ４０から構或させる。

次に本発明の動作を説明する。

中央処理装置等からのリクエストアドレス１００により
、アドレスアレイ１０の内容が検索され、アドレスアレ
イ１０の中にリクエストアドレス１００に対応するアド
レスが入っていれば、高速メモリ部２０からデータが続
出される。

アドレスアレイ１０の中にリクエストアドレス１００に
対応するアドレスが入っていない場合は、拡張メモリ部
３０からデータを読出し、読出しデータ３００として、
中央処理装置等へ送るとともにデータセレクタ４０を通
し、高速メモリ部２０に書込み、アドレスアレイ１０に
も対応するアドレスを登録することによって、次に来る
リクエストアドレス１００に対し、高速メモリ部２０か
らのデータ読出しが高速に行なえる。書込み動作も同様
に行なう。

高速メモリ部２０と拡張メモリ部３０は同じＲＡＭ素子
で構成し、高速メモリ部２０を少数のＲＡＭ素子で構戒
し、拡張メモリ部３０は、多数のＲＡＭ素子（第２図の
メモリ部５０と同程度）で構戊する。

上述の構戒をとることにより、高速メモリ部２０は第２
図のメモリ部５０に比べアクセスタイムが数＋ｎｓ小さ
くなり、第ｌ図の記憶装置のアクセスタイムは第２図の
記憶装置のアクセスタイムに比べ数＋ｎｓ小さくなる。

〔発明の効果〕

以上説明したように本発明は、記憶装置の中に、高速部
と拡張部を持ち、高速部はアドレスアレイにより、キャ
ッシュメモリと同じ制御を行なう事により、実質的にア
クセスタイム，サイクルタイムの小さい性能の高い記憶
装置を構成することが可能である。また高速部と拡張部
を同じＲＡＭ素子で構成することにより、キャッシュメ
モリで使用するような高価で低容量のＲＡＭ素子を使う
より安く、大容量の高速記憶装置ができるという効果が
ある。

【図面の簡単な説明】

第ｌ図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １０・・・アドレスアレイ、２０・・・高速メモリ部、
３０・・・拡張メモリ部、４０・・・データセレクタ、
５０・・・メモリ部、１００・・・リクエストアドレス
、２００・・・書込データ、３００・・・読出しデータ
。

Claims (1)

【特許請求の範囲】
1. 中央処理装置等との間で、データの読出し、書き込みを
   行なう記憶装置において、中央処理装置等からのリクエ
   ストアドレスに対するデータがあるかどうかを示すアド
   レスの組であるアドレスアレイと該アドレスアレイの内
   容と前記リクエストアドレスが同じかどうかを比較する
   比較器と、該比較器の出力が一致の場合データの書込み
   および読出しが行なわれる高速メモリ部と、前記比較器
   の出力が不一致で前記高速メモリ部に自動のデータがな
   い時前記高速メモリ部と同一のＲＡＭ素子で構成された
   拡張メモリ部でデータの書込みおよび読出しが行なわれ
   同時に高速メモリ部への前記データの転送と前記アドレ
   スアレイの更新が行なわれる手段とを含むことを特徴と
   する記憶装置。