JPH0358149A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0358149A JPH0358149A JP19497889A JP19497889A JPH0358149A JP H0358149 A JPH0358149 A JP H0358149A JP 19497889 A JP19497889 A JP 19497889A JP 19497889 A JP19497889 A JP 19497889A JP H0358149 A JPH0358149 A JP H0358149A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory section
- speed memory
- storage device
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置、特に高速メモリ部と拡張メモリ部に
分けて構或する記憶装置に関する。
分けて構或する記憶装置に関する。
従来の記憶装置は、第2図に示す様に、RAM素子で構
成されるメモリ部50と中央処理装置等からのリクエス
トアドレス100と書込データ200と読出しデータ3
00とにより構成される。
成されるメモリ部50と中央処理装置等からのリクエス
トアドレス100と書込データ200と読出しデータ3
00とにより構成される。
メモリ部50は大型計算機システムでは一般的に数千個
のRAM素子で構成される。
のRAM素子で構成される。
コンピュータシステムの性能を決める要因である記憶装
置のアクセスタイムおよびサイクルタイムは、小さい程
よいが、この記憶装置のアクセスタイムおよびサイクル
タイムは、RAM素子自身のアクセスタイム,サイクル
タイムと信号の伝搬時間の和で決められる。
置のアクセスタイムおよびサイクルタイムは、小さい程
よいが、この記憶装置のアクセスタイムおよびサイクル
タイムは、RAM素子自身のアクセスタイム,サイクル
タイムと信号の伝搬時間の和で決められる。
上記の信号の伝搬時間は、大型コンビュータシステムで
は数千個のRAM素子にアドレスを分配する必要があり
、大きくなってしまい、現在では、RAM素子のアクセ
スタイムと同等、あるいは、RAM素子のアクセスタイ
ムより大きくなってしまう傾向にある。
は数千個のRAM素子にアドレスを分配する必要があり
、大きくなってしまい、現在では、RAM素子のアクセ
スタイムと同等、あるいは、RAM素子のアクセスタイ
ムより大きくなってしまう傾向にある。
例えば、RAM素子のアクセスタイムが100nsであ
るのに対し、信号の伝搬時間は120nsとなり、記憶
装置のアクセスタイムは結局220nsとなってしまう
。
るのに対し、信号の伝搬時間は120nsとなり、記憶
装置のアクセスタイムは結局220nsとなってしまう
。
上述した従来の記憶装置では、記憶装置のアクセスタイ
ムに占める信号の伝搬時間の割合が大きくなってきてい
る。反対にコンピュータシステムの工命令当りの実行時
間は、小さくなる傾向にあり、例えばマイクロプロセッ
サでも50nsとなってきており、信号の伝搬時間が、
プロセッサの命令実行時間に影響して、命令実行時間を
伸ばし、コンピュータシステムの性能を低下させるとい
う欠点がある。
ムに占める信号の伝搬時間の割合が大きくなってきてい
る。反対にコンピュータシステムの工命令当りの実行時
間は、小さくなる傾向にあり、例えばマイクロプロセッ
サでも50nsとなってきており、信号の伝搬時間が、
プロセッサの命令実行時間に影響して、命令実行時間を
伸ばし、コンピュータシステムの性能を低下させるとい
う欠点がある。
本発明の記憶装置は、中央処理装置等との間で、データ
の続出し、書込みを行なう記憶装置において中央処理装
置等からのリクエストアドレスに対するデータがあるか
どうかを示すアドレスの組であるアドレスアレイと、該
アドレスアレイの内容と、前記リクエストアドレスが同
じかどうかを比較する比較器と、該比較器の出力が一致
の場合、データの書込みおよび読出しが行なわれる高速
メモリ部と、前記比較器の出力が不一致で、前記高速メ
モリ部に目的のデータがない時、前記高速メモリ部と同
一のRAM素子で構威された拡張メモリ部でデータの書
込みおよび読出しが行なわれ、同時に、高速メモリ部へ
の前記データの転送、前記アドレスアレイの更新が行な
われる手段を有している. 〔実施例〕 次に、本発明について図面を参照して説明する。
の続出し、書込みを行なう記憶装置において中央処理装
置等からのリクエストアドレスに対するデータがあるか
どうかを示すアドレスの組であるアドレスアレイと、該
アドレスアレイの内容と、前記リクエストアドレスが同
じかどうかを比較する比較器と、該比較器の出力が一致
の場合、データの書込みおよび読出しが行なわれる高速
メモリ部と、前記比較器の出力が不一致で、前記高速メ
モリ部に目的のデータがない時、前記高速メモリ部と同
一のRAM素子で構威された拡張メモリ部でデータの書
込みおよび読出しが行なわれ、同時に、高速メモリ部へ
の前記データの転送、前記アドレスアレイの更新が行な
われる手段を有している. 〔実施例〕 次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示すブロック図であり、同
一RAM素子で構成される高速メモリ部20と、拡張メ
モリ部30と、キャッシュメモリ等で使用されるキャッ
シュ制御部と同等の機能を持つ、アドレスアレイ10と
、高速メモリ部20に目的のデータがない時、拡張メモ
リ部30から、高速メモリ部にデータを書込むために、
中央処理装置等からのデータとを選択するためのデータ
セレクタ40から構或させる。
一RAM素子で構成される高速メモリ部20と、拡張メ
モリ部30と、キャッシュメモリ等で使用されるキャッ
シュ制御部と同等の機能を持つ、アドレスアレイ10と
、高速メモリ部20に目的のデータがない時、拡張メモ
リ部30から、高速メモリ部にデータを書込むために、
中央処理装置等からのデータとを選択するためのデータ
セレクタ40から構或させる。
次に本発明の動作を説明する。
中央処理装置等からのリクエストアドレス100により
、アドレスアレイ10の内容が検索され、アドレスアレ
イ10の中にリクエストアドレス100に対応するアド
レスが入っていれば、高速メモリ部20からデータが続
出される。
、アドレスアレイ10の内容が検索され、アドレスアレ
イ10の中にリクエストアドレス100に対応するアド
レスが入っていれば、高速メモリ部20からデータが続
出される。
アドレスアレイ10の中にリクエストアドレス100に
対応するアドレスが入っていない場合は、拡張メモリ部
30からデータを読出し、読出しデータ300として、
中央処理装置等へ送るとともにデータセレクタ40を通
し、高速メモリ部20に書込み、アドレスアレイ10に
も対応するアドレスを登録することによって、次に来る
リクエストアドレス100に対し、高速メモリ部20か
らのデータ読出しが高速に行なえる。書込み動作も同様
に行なう。
対応するアドレスが入っていない場合は、拡張メモリ部
30からデータを読出し、読出しデータ300として、
中央処理装置等へ送るとともにデータセレクタ40を通
し、高速メモリ部20に書込み、アドレスアレイ10に
も対応するアドレスを登録することによって、次に来る
リクエストアドレス100に対し、高速メモリ部20か
らのデータ読出しが高速に行なえる。書込み動作も同様
に行なう。
高速メモリ部20と拡張メモリ部30は同じRAM素子
で構成し、高速メモリ部20を少数のRAM素子で構戒
し、拡張メモリ部30は、多数のRAM素子(第2図の
メモリ部50と同程度)で構戊する。
で構成し、高速メモリ部20を少数のRAM素子で構戒
し、拡張メモリ部30は、多数のRAM素子(第2図の
メモリ部50と同程度)で構戊する。
上述の構戒をとることにより、高速メモリ部20は第2
図のメモリ部50に比べアクセスタイムが数+ns小さ
くなり、第l図の記憶装置のアクセスタイムは第2図の
記憶装置のアクセスタイムに比べ数+ns小さくなる。
図のメモリ部50に比べアクセスタイムが数+ns小さ
くなり、第l図の記憶装置のアクセスタイムは第2図の
記憶装置のアクセスタイムに比べ数+ns小さくなる。
以上説明したように本発明は、記憶装置の中に、高速部
と拡張部を持ち、高速部はアドレスアレイにより、キャ
ッシュメモリと同じ制御を行なう事により、実質的にア
クセスタイム,サイクルタイムの小さい性能の高い記憶
装置を構成することが可能である。また高速部と拡張部
を同じRAM素子で構成することにより、キャッシュメ
モリで使用するような高価で低容量のRAM素子を使う
より安く、大容量の高速記憶装置ができるという効果が
ある。
と拡張部を持ち、高速部はアドレスアレイにより、キャ
ッシュメモリと同じ制御を行なう事により、実質的にア
クセスタイム,サイクルタイムの小さい性能の高い記憶
装置を構成することが可能である。また高速部と拡張部
を同じRAM素子で構成することにより、キャッシュメ
モリで使用するような高価で低容量のRAM素子を使う
より安く、大容量の高速記憶装置ができるという効果が
ある。
第l図は本発明の一実施例を示すブロック図、第2図は
従来の一例を示すブロック図である。 10・・・アドレスアレイ、20・・・高速メモリ部、
30・・・拡張メモリ部、40・・・データセレクタ、
50・・・メモリ部、100・・・リクエストアドレス
、200・・・書込データ、300・・・読出しデータ
。
従来の一例を示すブロック図である。 10・・・アドレスアレイ、20・・・高速メモリ部、
30・・・拡張メモリ部、40・・・データセレクタ、
50・・・メモリ部、100・・・リクエストアドレス
、200・・・書込データ、300・・・読出しデータ
。
Claims (1)
- 中央処理装置等との間で、データの読出し、書き込みを
行なう記憶装置において、中央処理装置等からのリクエ
ストアドレスに対するデータがあるかどうかを示すアド
レスの組であるアドレスアレイと該アドレスアレイの内
容と前記リクエストアドレスが同じかどうかを比較する
比較器と、該比較器の出力が一致の場合データの書込み
および読出しが行なわれる高速メモリ部と、前記比較器
の出力が不一致で前記高速メモリ部に自動のデータがな
い時前記高速メモリ部と同一のRAM素子で構成された
拡張メモリ部でデータの書込みおよび読出しが行なわれ
同時に高速メモリ部への前記データの転送と前記アドレ
スアレイの更新が行なわれる手段とを含むことを特徴と
する記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19497889A JPH0358149A (ja) | 1989-07-26 | 1989-07-26 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19497889A JPH0358149A (ja) | 1989-07-26 | 1989-07-26 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0358149A true JPH0358149A (ja) | 1991-03-13 |
Family
ID=16333509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19497889A Pending JPH0358149A (ja) | 1989-07-26 | 1989-07-26 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0358149A (ja) |
-
1989
- 1989-07-26 JP JP19497889A patent/JPH0358149A/ja active Pending
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