JPH0349216B2 - - Google Patents
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- JPH0349216B2 JPH0349216B2 JP23483382A JP23483382A JPH0349216B2 JP H0349216 B2 JPH0349216 B2 JP H0349216B2 JP 23483382 A JP23483382 A JP 23483382A JP 23483382 A JP23483382 A JP 23483382A JP H0349216 B2 JPH0349216 B2 JP H0349216B2
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- 238000007664 blowing Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 101000666730 Homo sapiens T-complex protein 1 subunit alpha Proteins 0.000 description 2
- 102100038410 T-complex protein 1 subunit alpha Human genes 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 101000837443 Homo sapiens T-complex protein 1 subunit beta Proteins 0.000 description 1
- 102100028679 T-complex protein 1 subunit beta Human genes 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Fuses (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明の技術分野
本発明は、基準電圧のトリミングなどに用いら
れるヒユーズ回路に関する。
れるヒユーズ回路に関する。
技術の背景
DA変換器では基準電圧が必要であるが、集積
回路で構成されたDA変換器でチツプ内で該基準
電圧を発生するにはトランジスタの閾値電圧Vth
の差を利用する等の方法がとられる。しかしVth
は製造バラつきで変化し、所望の基準電圧が得ら
れない。そこで出力側に抵抗回路とスイツチを設
け、Vthの差で発生させた電圧を抵抗に加え該ス
イツチをオンオフして所望の基準電圧が得られる
ようにする。ヒユーズはこれらのどのスイツチを
オンまたはオフさせるかの情報を記憶するのにも
用いられる。
回路で構成されたDA変換器でチツプ内で該基準
電圧を発生するにはトランジスタの閾値電圧Vth
の差を利用する等の方法がとられる。しかしVth
は製造バラつきで変化し、所望の基準電圧が得ら
れない。そこで出力側に抵抗回路とスイツチを設
け、Vthの差で発生させた電圧を抵抗に加え該ス
イツチをオンオフして所望の基準電圧が得られる
ようにする。ヒユーズはこれらのどのスイツチを
オンまたはオフさせるかの情報を記憶するのにも
用いられる。
従来技術と問題点
ヒユーズ回路の従来例を第１図に示す。この図
で１１，１２，１３，……INは多結晶シリコン
などからなるヒユーズ、２１，２２，２３，……
２Ｎは定電流源、３１，３２，３３，……３Ｎは
パツド、４１，４２，４３，……４Ｎは出力端
子、l1は＋VSの電源線、l2は−VSの電源線であ
る。この回路ではヒユーズ１１，１２，……が切
断されていると当該出力端の出力電位は＋VSで
あり、切断されていないと当該出力端の出力電位
は−VSとなり、＋VS、−VSを２値データ１，０
に対応させてＮビツトの論理が生成される。しか
しヒユーズを切断する前に、どのような論理が必
要かを試験する必要がある。
で１１，１２，１３，……INは多結晶シリコン
などからなるヒユーズ、２１，２２，２３，……
２Ｎは定電流源、３１，３２，３３，……３Ｎは
パツド、４１，４２，４３，……４Ｎは出力端
子、l1は＋VSの電源線、l2は−VSの電源線であ
る。この回路ではヒユーズ１１，１２，……が切
断されていると当該出力端の出力電位は＋VSで
あり、切断されていないと当該出力端の出力電位
は−VSとなり、＋VS、−VSを２値データ１，０
に対応させてＮビツトの論理が生成される。しか
しヒユーズを切断する前に、どのような論理が必
要かを試験する必要がある。
パツド３１，３２……にヒユーズが切断する高
電圧Vcを加えれば、上記試験は簡単に実施でき
るが、切断する必要のないヒユーズまで切断され
てしまう。そこで試験では、パツド３１，３２…
…に電圧Vcより低い電圧Vtを加え（例えばVcが
5V、Vtが2V）、このとき出力端４１，４２……
に生じる電圧をインバータ２段などからなる増幅
器で増幅する。
電圧Vcを加えれば、上記試験は簡単に実施でき
るが、切断する必要のないヒユーズまで切断され
てしまう。そこで試験では、パツド３１，３２…
…に電圧Vcより低い電圧Vtを加え（例えばVcが
5V、Vtが2V）、このとき出力端４１，４２……
に生じる電圧をインバータ２段などからなる増幅
器で増幅する。
しかしこの方法では電圧Vtはヒユーズを溶断
するものであつてはならず、しかも増幅後の出力
電圧は＋VSにならねばならず、これには電圧Vt
の選定、ヒユーズの形状、増幅する論理回路の設
計などに厳しい条件が課せられる。
するものであつてはならず、しかも増幅後の出力
電圧は＋VSにならねばならず、これには電圧Vt
の選定、ヒユーズの形状、増幅する論理回路の設
計などに厳しい条件が課せられる。
発明の目的
本発明はかゝる点を改善し、試験電圧の選択、
ヒユーズ形状の設計などに大きなマージンを有す
るヒユーズ回路を提供しようとするものである。
ヒユーズ形状の設計などに大きなマージンを有す
るヒユーズ回路を提供しようとするものである。
発明の構成
本発明は一対の電源線間に、定電流源とヒユー
ズを直列に接続した回路を複数個並列に接続し、
該複数個の直列接続点にはそれぞれヒユーズ溶断
電圧を加えるパツドおよび出力端を接続してなる
ヒユーズ回路において、該複数のヒユーズと電源
線の一方との間にそれぞれスイツチを構成する
MOSトランジスタを接続し、該トランジスタの
ゲートは試験時に該トランジスタをオンオフする
電圧を加えらえる共通のパツドに接続したことを
特徴とするが、次に実施例を参照しながらこれを
詳細に説明する。
ズを直列に接続した回路を複数個並列に接続し、
該複数個の直列接続点にはそれぞれヒユーズ溶断
電圧を加えるパツドおよび出力端を接続してなる
ヒユーズ回路において、該複数のヒユーズと電源
線の一方との間にそれぞれスイツチを構成する
MOSトランジスタを接続し、該トランジスタの
ゲートは試験時に該トランジスタをオンオフする
電圧を加えらえる共通のパツドに接続したことを
特徴とするが、次に実施例を参照しながらこれを
詳細に説明する。
発明の実施例
第２図は本発明のヒユーズ回路を示す。第１図
と同じ部分には同じ符号が付してあり、両者を比
較すれば明らかなように本考案では各ヒユーズ１
１，１２……に直列にスイツチ５１，５２……を
設けている。第３図は具体例で、定電流源２１，
２２，……はゲートをソースへ短絡したデイプリ
ーシヨン型MOSトランジスタを使用し、スイツ
チ５１，５２，……には共通パツド５０からゲー
ト電圧を受けるエンハンスメント型MOSトラン
ジスタを用いる。
と同じ部分には同じ符号が付してあり、両者を比
較すれば明らかなように本考案では各ヒユーズ１
１，１２……に直列にスイツチ５１，５２……を
設けている。第３図は具体例で、定電流源２１，
２２，……はゲートをソースへ短絡したデイプリ
ーシヨン型MOSトランジスタを使用し、スイツ
チ５１，５２，……には共通パツド５０からゲー
ト電圧を受けるエンハンスメント型MOSトラン
ジスタを用いる。
このようにすると、試験時には単にスイツチ５
１，５２，……を解放すればよい。即ちヒユーズ
を切断した状態の出力電圧はパツド３１，３２…
…に＋VSを加えることによつて得られ、ヒユー
ズを切断しない状態の出力電圧はパツド３１，３
２……に−VSを加えることによつて得られる。
パツド３１，３２，……に試験電圧Vtを加え、
出力電圧を増幅する論理回路を設け、といつたこ
とを全て不要になる。データを書込むべくヒユー
ズを切断するにはスイツチ５１，５２，……を閉
じ、切断しようとするヒユーズのパツドに電圧＋
VSを加えればよい。こうしてデータを書込んだ
ヒユーズ回路の使用中はスイツチ５１，５２，…
…を閉じておくが、待機状態など不使用時にはス
イツチ５１，５２，……を解放しておくとよく、
このようにすれば不使用時にはヒユーズ回路に電
流が流れず、消費電力の節減が図れる。即ちパワ
ーダウンモードが簡単に実現できる。
１，５２，……を解放すればよい。即ちヒユーズ
を切断した状態の出力電圧はパツド３１，３２…
…に＋VSを加えることによつて得られ、ヒユー
ズを切断しない状態の出力電圧はパツド３１，３
２……に−VSを加えることによつて得られる。
パツド３１，３２，……に試験電圧Vtを加え、
出力電圧を増幅する論理回路を設け、といつたこ
とを全て不要になる。データを書込むべくヒユー
ズを切断するにはスイツチ５１，５２，……を閉
じ、切断しようとするヒユーズのパツドに電圧＋
VSを加えればよい。こうしてデータを書込んだ
ヒユーズ回路の使用中はスイツチ５１，５２，…
…を閉じておくが、待機状態など不使用時にはス
イツチ５１，５２，……を解放しておくとよく、
このようにすれば不使用時にはヒユーズ回路に電
流が流れず、消費電力の節減が図れる。即ちパワ
ーダウンモードが簡単に実現できる。
スイツチ５１，５２，……を構成するトランジ
スタのゲートに加える電圧の制御回路を第５図に
示す。CCT1は前述のパワーダウン制御などを行
なう第１回路、CCT2は第３図のヒユーズ回路の
１つ（本例ではヒユーズ１１の回路）である第２
回路であり、５０は前述の共通パツドである。試
験時および動作時にはスイツチ５１，５２，……
を構成するトランジスタのゲートに共通に電圧を
加えて該トランジスタつまりスイツチをオンに
し、待機中などは該電圧を除いてスイツチをオフ
にするが、これには次のような機能が必要であ
る。
スタのゲートに加える電圧の制御回路を第５図に
示す。CCT1は前述のパワーダウン制御などを行
なう第１回路、CCT2は第３図のヒユーズ回路の
１つ（本例ではヒユーズ１１の回路）である第２
回路であり、５０は前述の共通パツドである。試
験時および動作時にはスイツチ５１，５２，……
を構成するトランジスタのゲートに共通に電圧を
加えて該トランジスタつまりスイツチをオンに
し、待機中などは該電圧を除いてスイツチをオフ
にするが、これには次のような機能が必要であ
る。
第４図でこれを説明すると第４図のCCT1，
CCT2は第５図の第１回路CCT1、第２回路CCT2
に対応し、パツドP1はパツド５０に対応する。
そして上述の操作はパツドP1に電圧を加えて第
２回路CCT2を動作させ、この際第１回路CCT1
には該電圧は不要であるからかゝらないようにす
る。また第１回路CCT1の出力で第２回路CCT2
を制御できるように、第１，第２回路の入、出端
は接続可能とする。かゝる動作を行なわせるには
第４図ａに示すようにスイツチSWを設けるのが
普通であり、スイツチは実際にはトランジスタで
構成するので第４図ａは第４図ｂの如くなる。
こゝでＱはスイツチSWを構成するトランジス
タ、P2は該トランジスタのゲートに制御電圧を
与えるパツドである。しかしこのような回路では
パツドP2などを設けねばならないからスペース
を広くとり集積度が下る。またパツドP2に加え
る電圧に制限を受けるという問題がある。即ちト
ランジスタは半導体基板のｐ層又はｎ層に反対導
電型のソース、ドレイン領域を形成して構成し、
そして第１回路CCT1の出力端はCMOSインバー
タなどで構成されるが、この場合はｐチヤネル、
ｎチヤネル両トランジスタがあり、従つてパツド
P1にある程度以上の電圧を加えるとそれが正で
あれ、負であれ、トランジスタＱまたは第１回路
の出力段トランジスタのいずれかのソース、ドレ
インと基板とで構成するpn接合がオンしてしま
う。これは当該トランジスタを破壊し及び又は第
２回路CCT2に加わる電圧を制限してしまうとい
う不都合がある。この点第４図ｃのように第１回
路と第２回路を高抵抗Ｒで結ぶという方法は有効
である。即ちこのようにすると第１回路CCT1の
出力段トランジスタが作るpn接合がオンになろ
うとしても流れる電流は高抵抗Ｒにより制限さ
れ、トランジスタの破壊などは生じない。また高
抵抗Ｒが大きな電圧降下を生じるから、パツド
P1側の電圧つまり第２回路CCT2に加わる電圧は
制限を受けず、パツドP1に加えた電圧がその
まゝ第２回路CCT2の入力電圧となる。
CCT2は第５図の第１回路CCT1、第２回路CCT2
に対応し、パツドP1はパツド５０に対応する。
そして上述の操作はパツドP1に電圧を加えて第
２回路CCT2を動作させ、この際第１回路CCT1
には該電圧は不要であるからかゝらないようにす
る。また第１回路CCT1の出力で第２回路CCT2
を制御できるように、第１，第２回路の入、出端
は接続可能とする。かゝる動作を行なわせるには
第４図ａに示すようにスイツチSWを設けるのが
普通であり、スイツチは実際にはトランジスタで
構成するので第４図ａは第４図ｂの如くなる。
こゝでＱはスイツチSWを構成するトランジス
タ、P2は該トランジスタのゲートに制御電圧を
与えるパツドである。しかしこのような回路では
パツドP2などを設けねばならないからスペース
を広くとり集積度が下る。またパツドP2に加え
る電圧に制限を受けるという問題がある。即ちト
ランジスタは半導体基板のｐ層又はｎ層に反対導
電型のソース、ドレイン領域を形成して構成し、
そして第１回路CCT1の出力端はCMOSインバー
タなどで構成されるが、この場合はｐチヤネル、
ｎチヤネル両トランジスタがあり、従つてパツド
P1にある程度以上の電圧を加えるとそれが正で
あれ、負であれ、トランジスタＱまたは第１回路
の出力段トランジスタのいずれかのソース、ドレ
インと基板とで構成するpn接合がオンしてしま
う。これは当該トランジスタを破壊し及び又は第
２回路CCT2に加わる電圧を制限してしまうとい
う不都合がある。この点第４図ｃのように第１回
路と第２回路を高抵抗Ｒで結ぶという方法は有効
である。即ちこのようにすると第１回路CCT1の
出力段トランジスタが作るpn接合がオンになろ
うとしても流れる電流は高抵抗Ｒにより制限さ
れ、トランジスタの破壊などは生じない。また高
抵抗Ｒが大きな電圧降下を生じるから、パツド
P1側の電圧つまり第２回路CCT2に加わる電圧は
制限を受けず、パツドP1に加えた電圧がその
まゝ第２回路CCT2の入力電圧となる。
第５図は第４図ｃの方式をとつたもので、第１
回路CCT1の出力端は高抵抗Ｒを介してトランジ
スタ５１のゲート及びパツド５０に接続される。
このようにすれば前述の理由で何ら支障なく、パ
ツド５０に試験時に電圧を加えてスイツチトラン
ジスタ５１，……をオンにし、また第１回路
CCT1の出力で動作時はスイツチトランジスタ５
１，……をオンにし待機時はこれらをオフにする
ことができる。
回路CCT1の出力端は高抵抗Ｒを介してトランジ
スタ５１のゲート及びパツド５０に接続される。
このようにすれば前述の理由で何ら支障なく、パ
ツド５０に試験時に電圧を加えてスイツチトラン
ジスタ５１，……をオンにし、また第１回路
CCT1の出力で動作時はスイツチトランジスタ５
１，……をオンにし待機時はこれらをオフにする
ことができる。
発明の効果
以上説明したように本発明によればヒユーズ回
路において試験時にパツドに加える電圧VtにVc
＞Vtの条件を除くことができ大きな設計マージ
ンが得られる。また従来方式のように増幅器など
は必要でなく、スイツチを開いて簡単にパワーダ
ウンモードを実現できるなどの効果が得られる。
路において試験時にパツドに加える電圧VtにVc
＞Vtの条件を除くことができ大きな設計マージ
ンが得られる。また従来方式のように増幅器など
は必要でなく、スイツチを開いて簡単にパワーダ
ウンモードを実現できるなどの効果が得られる。
第１図は従来のヒユーズ回路を示す回路図、第
２図は本発明の基本形を示す回路図、第３図は本
考案の具体例を示す回路図、第４図は第１，第２
回路の制御形式を説明するブロツク図、第５図は
第３図のスイツチ制御部の具体例を示す回路図で
ある。 図面で、l1，l2は電源線、２１，２２，……は
定電流源、１１，１２，……はヒユーズ、３１，
３２，……はパツド、４１，４２，……は出力
端、５１，５２，……はスイツチを構成する
MOSトランジスタ、CCT1はスイツチ制御電圧を
出力する回路である。
２図は本発明の基本形を示す回路図、第３図は本
考案の具体例を示す回路図、第４図は第１，第２
回路の制御形式を説明するブロツク図、第５図は
第３図のスイツチ制御部の具体例を示す回路図で
ある。 図面で、l1，l2は電源線、２１，２２，……は
定電流源、１１，１２，……はヒユーズ、３１，
３２，……はパツド、４１，４２，……は出力
端、５１，５２，……はスイツチを構成する
MOSトランジスタ、CCT1はスイツチ制御電圧を
出力する回路である。
Claims (1)
- 【特許請求の範囲】 １ 一対の電源線間に、定電流源とヒユーズを直
列に接続した回路を複数個並列に接続し、該複数
個の直列接続点にはそれぞれヒユーズ溶断電圧を
加えるパツドおよび出力端を接続してなるヒユー
ズ回路において、該複数のヒユーズと電源線の一
方との間にそれぞれスイツチを構成するMOSト
ランジスタを接続し、該トランジスタのゲートは
試験時に該トランジスタをオンオフする電圧を加
えられる共通のパツドに接続したことを特徴とす
るヒユーズ回路。 ２ 共通のパツドは、書込みを行なわれたヒユー
ズ回路の動作時にスイツチを構成するMOSトラ
ンジスタをオンにする電圧を出力し、待機時には
これをオフにする電圧を出力する回路へも接続さ
れたことを特徴とする特許請求の範囲第１項記載
のヒユーズ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23483382A JPS59121730A (ja) | 1982-12-27 | 1982-12-27 | ヒユ−ズ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23483382A JPS59121730A (ja) | 1982-12-27 | 1982-12-27 | ヒユ−ズ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59121730A JPS59121730A (ja) | 1984-07-13 |
| JPH0349216B2 true JPH0349216B2 (ja) | 1991-07-26 |
Family
ID=16977087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23483382A Granted JPS59121730A (ja) | 1982-12-27 | 1982-12-27 | ヒユ−ズ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121730A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6917962B2 (ja) | 2018-08-28 | 2021-08-11 | 株式会社東芝 | Ｉｃチップ |
| JP7297653B2 (ja) | 2019-12-09 | 2023-06-26 | 株式会社東芝 | Ｍｅｍｓ素子及び電気回路 |
| JP7444745B2 (ja) | 2020-09-15 | 2024-03-06 | 株式会社東芝 | Ｍｅｍｓ素子及び電気回路 |
| JP7446248B2 (ja) | 2021-01-22 | 2024-03-08 | 株式会社東芝 | Ｍｅｍｓ素子及び電気回路 |
-
1982
- 1982-12-27 JP JP23483382A patent/JPS59121730A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59121730A (ja) | 1984-07-13 |
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