JP6917962B2 - Ｉｃチップ - Google Patents

Description

本発明の実施形態は、ＩＣチップ及び切断ヒューズ決定方法に関する。

ＩＣカードやモバイル機器等において、バッテリを内蔵せずに、磁気共鳴による無線電力によって電源の供給を受けるデバイスがある。このようなデバイスは、磁気共鳴用のＬＣ発振回路を有している。しかしながら、製造ばらつき等によってインダクタンスＬやキャパシタンスＣの値がずれると、ＬＣ共振周波数がずれてしまう。その結果、十分な電源供給を受けられなくなるおそれがある。

上述したような問題を防止するためには、インダクタンスＬ及びキャパシタンスＣの値をチューニングするためのトリミング用の複数のインピーダンス素子を設け、出荷前のテスト段階においてインダクタンスＬ或いはキャパシタンスＣのトリミングを行う方法が有効である。

しかしながら、従来は、トリミング操作を低コストで簡便に行うことが可能なデバイス及び方法が必ずしも提案されているとは言えなかった。

特開昭５９−１２１７３０号公報

トリミング操作を簡便に行うことが可能なデバイス及び方法を提供する。

実施形態に係るＩＣチップは、応力によって切断される複数のヒューズ部と、前記複数のヒューズ部それぞれに対して設けられ且つそれぞれが対応する前記ヒューズ部に応力を与える複数のアクチュエータ部と、を含む複数のヒューズ素子と、所望の前記ヒューズ部を切断するための制御信号を対応する前記アクチュエータ部に与える制御回路と、を備える。

実施形態に係るＩＣチップの概略構成を示したブロック図である。 実施形態に係るヒューズ素子の第１の接続例を示した図である。 実施形態に係るヒューズ素子の第２の接続例を示した図である。 実施形態に係るヒューズ素子の第３の接続例を示した図である。 実施形態に係るヒューズ素子の構成例を模式的に示した断面図である。 実施形態に係るヒューズ素子のヒューズ部、アクチュエータ部及び固定部の第１の構成例を模式的に示した平面図である。 実施形態に係り、アクチュエータ部の変位によってヒューズ部が切断される状態を模式的に示した断面図である。 実施形態に係るヒューズ素子のヒューズ部、アクチュエータ部及び固定部の第２の構成例を模式的に示した平面図である。 実施形態に係るヒューズ素子のヒューズ部、アクチュエータ部及び固定部の第２の構成例を模式的に示した断面図である。 実施形態に係るヒューズ素子のヒューズ部、アクチュエータ部及び固定部の第３の構成例を模式的に示した断面図である。 実施形態に係るヒューズ素子のヒューズ部、アクチュエータ部及び固定部の第４の構成例を模式的に示した断面図である。 実施形態に係るヒューズ素子のヒューズ部、アクチュエータ部及び固定部の第５の構成例を模式的に示した断面図である。 実施形態に係り、キャパシタンス値の見積り方法を説明するための図である。 実施形態に係り、キャパシタンス値の見積り方法を説明するための図である。 実施形態に係り、キャパシタンス値の見積り方法を説明するための図である。

以下、図面を参照して実施形態を説明する。
図１は、実施形態に係るＩＣチップの概略構成を示したブロック図である。
図１に示したＩＣチップ１００は、第１の回路１１、第２の回路１２、複数のヒューズ素子２０及び制御回路３０を備えている。

第１の回路１１及び第２の回路１２は所望の回路動作を行うものであり、第１の回路１１及び第２の回路１２の少なくとも一方には複数のインピーダンス素子（インダクタ素子、キャパシタ素子）が設けられている。これらのインピーダンス素子は、電源供給を受けるために用いられる磁気共鳴用のＬＣ発振回路を構成するものである。インピーダンス素子には、メインのインピーダンス素子に加えて、チューニング（トリミング）用の複数のインピーダンス素子が含まれている。

複数のヒューズ素子２０は、上述したチューニング（トリミング）用の複数のインピーダンス素子に接続されている。これらのヒューズ素子２０は、ノーマリオン型のヒューズ素子であり、１以上の所望のヒューズ素子２０を切断することでＬＣ発振回路のトリミングを行うことができる。通常は、複数のヒューズ素子を構成する複数のヒューズ部の内、少なくとも１つのヒューズ部はすでに切断されており、少なくとも１つのヒューズ部は切断されていない。

複数のヒューズ素子２０に接続されたチューニング（トリミング）用の複数のインピーダンス素子のインピーダンス値は、全て同じ値であってもよい。或いは、複数のインピーダンス素子のインピーダンス値は、最小のインピーダンス値を有するインピーダンス素子のインピーダンス値をＺ０とすると、Ｚ０×２ⁿ となっていてもよい（ただし、ｎは０以上の整数）。

制御回路３０は、所望のヒューズ素子２０を切断するための制御信号を発生するものである。具体的には、外部からの制御信号に基づいて、所望のヒューズ素子２０を切断するための制御信号を発生する。
図２は、ヒューズ素子２０の第１の接続例を示した図である。本接続例では、複数のインピーダンス素子１３それぞれに対してヒューズ素子２０が直列に接続されている。

図３は、ヒューズ素子２０の第２の接続例を示した図である。本接続例では、複数のインピーダンス素子１３それぞれに対してヒューズ素子２０が並列に接続されている。
図４は、ヒューズ素子２０の第３の接続例を示した図である。本接続例では、ヒューズ素子２０はＩＣチップ１００の内部に設けられているが、インピーダンス素子はＩＣチップ１００の外部に設けられている。

図５は、ヒューズ素子２０の構成例を模式的に示した断面図である。
ヒューズ素子２０は、下部構造４０上に設けられている。下部構造４０には、半導体基板、ＭＯＳトランジスタ及び配線等が含まれている。
各ヒューズ素子２０は、ヒューズ部２１、アクチュエータ部２２、固定部２３、絶縁膜２４及び保護膜２５を含んでいる。

図６は、ヒューズ部２１、アクチュエータ部２２及び固定部２３の第１の構成例を模式的に示した平面図である。
ヒューズ部２１は、ヒューズ部２１に加わる応力によって切断される。なお、図５ではヒューズ部２１が切断されていない状態が示されているが、複数のヒューズ部２１の内、少なくとも１つのヒューズ部はすでに切断されており、少なくとも１つのヒューズ部は切断されていない。ヒューズ部２１は、導電体によって形成されており、爪部で構成されている。ヒューズ部２１の両端は、アクチュエータ部２２及び固定部２３に接続されている。

アクチュエータ部２２は、ヒューズ部（爪部）２１に応力を与えるものであり、互いに対向する上部電極部（可動電極部）２２ａ及び下部電極部（固定電極部）２２ｂを含んでいる。図１に示した制御回路３０からの制御信号がアクチュエータ部２２に供給されると、アクチュエータ部２２によってヒューズ部２１に応力が与えられ、ヒューズ部２１が切断される。具体的には、制御回路３０からの制御信号に基づいて上部電極部２２ａと下部電極部２２ｂとの間に電圧が印加され、上部電極部２２ａと下部電極部２２ｂとの間に静電引力が働く。その結果、上部電極部２２ａが変位することになる。上部電極部２２ａの変位によってヒューズ部２１に応力（せん断応力、引張り応力）が加わり、ヒューズ部２１が切断される。

ヒューズ部２１、アクチュエータ部２２及び固定部２３の表面は、絶縁膜２４によって覆われている。
各ヒューズ部２１及び各アクチュエータ部２２は、保護膜２５によって覆われている。この保護膜２５は、第１の保護膜２５ａ、第２の保護膜２５ｂ及び第３の保護膜２５ｃの３層構造になっている。保護膜２５の内部には空洞２６が形成されている。そのため、上部電極部２２ａを確実に変位させることができ、ヒューズ部２１を確実に切断することができる。

図７は、アクチュエータ部２２の変位によってヒューズ部２１が切断される状態を模式的に示した断面図である。
図７（ａ）は、上部電極部２２ａと下部電極部２２ｂとの間に電圧を印加していない状態を示している。上部電極部２２ａと下部電極部２２ｂとの間に電圧を印加すると、図７（ｂ）に示すように、バネ力の弱い部分から上部電極２２ａがプルインされる。電圧をさらに増加させると、プルイン箇所がヒューズ部２１に接近する。その結果、図７（ｃ）に示すように、ヒューズ部２１に大きな応力が加えられ、ヒューズ部２１が切断される。バネ力の弱い部分を設けることにより、プルインのための印加電圧を下げることが可能である。上部電極部２２ａと下部電極部２２ｂとの距離が短い箇所を設けて、プルインしやすいようにしてもよい。例えば、上部電極部２２ａを反らせることで、上部電極部２２ａと下部電極部２２ｂとの距離が短い箇所を設けることができる。

なお、上述したヒューズ素子２０の構成では、外部からの衝撃によってヒューズ部２１が折れないようにする必要がある。そのためには、ヒューズ部２１を切断するときにアクチュエータ部２２からヒューズ部２１に加えられる力をＦａとし、ヒューズ部２１のせん断強度をＦｃとし、実用時の衝撃力の最大値をＦｇとすると、
Ｆａ＞Ｆｃ＞Ｆｇ
が満たされるようにすることが好ましい。上部電極２２ａの実効質量をＭとし、衝撃時の最大加速度をＧｍａｘとすると、
Ｆｇ＝Ｍ×Ｇｍａｘ
となる。Ｇｍａｘの値は、例えば１００００ｇ程度を目安とすればよい。

図８は、ヒューズ部２１、アクチュエータ部２２及び固定部２３の第２の構成例を模式的に示した平面図である。図９は、ヒューズ部２１、アクチュエータ部２２及び固定部２３の第２の構成例を模式的に示した断面図である。
本構成例では、アクチュエータ部２２の上部電極部２２ａを矩形部２２ａ１及び細線部２２ａ２によって構成している。細線部２２ａ２は、折れ線形状であり、弱いバネ力を有している。このように、折れ線形状の細線部２２ａ２を設けることにより、上部電極部２２ａを容易にプルインさせることが可能である。

図１０は、ヒューズ部２１、アクチュエータ部２２及び固定部２３の第３の構成例を模式的に示した断面図である。
本構成例では、アクチュエータ部２２が圧電アクチュエータ部で構成されており、圧電力による圧電アクチュエータ部の変位に基づいてヒューズ部２１に応力を与えるように構成されている。具体的には、電極部２２ｃ及び電極部２２ｄによって圧電膜２２ｅが挟まれ、電極部２２ｃと電極部２２ｄとの間に電圧を印加することで圧電膜２２ｅが収縮し、電極部２２ｃ、電極部２２ｄ及び圧電膜２２ｅが下方に変位する。その結果、ヒューズ部（爪部）２１に応力が加わり、ヒューズ部が切断される。

図１１は、ヒューズ部２１、アクチュエータ部２２及び固定部２３の第４の構成例を模式的に示した断面図である。
本構成例は、上述した第１の構成例と第３の構成例とを組み合わせたものに対応する。すなわち、本構成例では、電極部２２ｃと電極部２２ｄとの間に電圧を印加することで圧電膜２２ｅを収縮させるとともに、電極部２２ｂと電極部２２ｄとの電位差による静電引力によって電極部２２ｄ等を変位させる。その結果、ヒューズ部（爪部）２１に応力が加わり、ヒューズ部２１が切断される。

図１２は、ヒューズ部２１、アクチュエータ部２２及び固定部２３の第５の構成例を模式的に示した断面図である。
本構成例では、アクチュエータ部２２がヒーター部２２ｆを含んでおり、ヒーター部２２ｆで生じる熱によるヒーター部２２ｆの変位に基づいてヒューズ部２１に応力を与えるように構成されている。具体的には、金属配線によってヒーター部２２ｆが構成されており、ヒーター部２２ｆに電流を流すことによってジュール熱を発生させる。ヒーター部２２ｆ部の熱膨張率は、ヒーター部２２ｆを囲む絶縁膜２４の熱膨張率よりも大きいため、バイモルフ効果によってヒーター部２２ｆ等が下方に変位する。その結果、ヒューズ部（爪部）２１に応力が加わり、ヒューズ部２１が切断される。

以上のように、本実施形態によれば、ＩＣチップ１００内に複数のヒューズ素子２０を設け、各ヒューズ素子２０をヒューズ部２１及びアクチュエータ部２２等で構成し、アクチュエータ部２２の変位に基づく応力によってヒューズ部２１を切断するようにしている。したがって、複数のヒューズ部２１それぞれにインピーダンス素子を接続することで、インピーダンスのトリミングを低コストで簡便に行うことが可能となる。

ところで、トリミング用のインピーダンス素子としてキャパシタ素子を用いて共振回路のインピーダンスのチューニング（トリミング）をする場合、ヒューズによってキャパシタ素子を共振回路から一旦切り離すと、切り離されたキャパシタ素子を共振回路に再度組み込むことはできない。このような問題を防止するためには、切り離すべきキャパシタ素子のトータルのキャパシタンス値を予め見積もっておければよい。以下、このキャパシタンス値の見積り方法について説明する。

図１３〜図１５は、キャパシタンス値の見積り方法を説明するための図である。
まず、図１３に示すように、複数のインピーダンス素子（キャパシタ素子）Ｃ１〜Ｃｎと、複数のヒューズ部（ヒューズ素子）ｆｄ１〜ｆｄｎと、制御回路３０とを備えるＩＣチップ１００を用意する。

複数のインピーダンス素子Ｃ１〜Ｃｎは、同一のインピーダンスを有する第１のインピーダンス素子Ｃ１及び第２のインピーダンス素子Ｃ２を含んでいる。インピーダンス素子Ｃ１〜Ｃｎはキャパシタ素子であり、インダクタ素子Ｌとともに共振回路（ＬＣ共振回路）を構成する。なお、図１３の例では、インダクタ素子ＬはＩＣチップ１００の外部に設けられているが、インダクタ素子ＬをＩＣチップ１００の内部に設けてもよい。

複数のヒューズ部ｆｄ１〜ｆｄｎは、複数のインピーダンス素子Ｃ１〜Ｃｎに接続されている。複数のヒューズ部ｆｄ１〜ｆｄｎは、第１のインピーダンス素子Ｃ１に接続された第１のヒューズ部ｆｄ１と、第２のインピーダンス素子Ｃ２に接続された第２のヒューズ部ｆｄ２とを含んでいる。ヒューズ部ｆｄ１〜ｆｄｎには、上述した実施形態で説明したようなヒューズ素子を用いることができる。なお、ヒューズ部ｆｄ１〜ｆｄｎには、熱によって溶断されるようなヒューズ素子を用いてもよい。

制御回路３０は、ヒューズ部ｆｄ１〜ｆｄｎの中の所望のヒューズ部を切断するための制御信号を発生するものである。
図１３の工程では、第１のインピーダンス素子Ｃ１及び第２のインピーダンス素子Ｃ２が接続された状態でＬＣ共振回路のイニシャル共振周波数を求める。インピーダンス素子Ｃ１〜Ｃｎのトータルのインピーダンス（キャパシタンス）をＣ０とし、インダクタ素子Ｌのインピーダンス（インダクタンス）をＬ０とし、ＬＣ共振回路の共振角周波数をω０とすると、
ω０² ＝１／（Ｌ０Ｃ０） （式１）
となる。

次に、図１４に示すように、第１のヒューズ部ｆｄ１を切断する。これにより、第１のインピーダンス素子Ｃ１がＬＣ共振回路から切り離される。第１のインピーダンス素子Ｃ１のインピーダンス（キャパシタンス）をΔＣとする。第１のインピーダンス素子Ｃ１が切り離されたＬＣ共振回路の共振角周波数をω１とすると、
ω１² ＝１／（Ｌ０（Ｃ０−ΔＣ）） （式２）
となる。

次に、図１５に示すように、第２のヒューズ部ｆｄ２を切断する。これにより、第２のインピーダンス素子Ｃ２がＬＣ共振回路から切り離される。その結果、第１のインピーダンス素子Ｃ１及び第２のインピーダンス素子Ｃ２がともにＬＣ共振回路から切り離された状態になる。第１のインピーダンス素子Ｃ１及び第２のインピーダンス素子Ｃ２のインピーダンス（キャパシタンス）はいずれもΔＣである。したがって、第１のインピーダンス素子Ｃ１及び第２のインピーダンス素子Ｃ２が切り離されたＬＣ共振回路の共振角周波数ω２は、
ω２² ＝１／（Ｌ０（Ｃ０−２ΔＣ）） （式３）
となる。

ω０、ω１及びω２の値は測定することができるため、上記（式１）、（式２）及び（式３）からＬ０、Ｃ０及びΔＣの値を見積もることが可能である。このようにしてＬ０、Ｃ０及びΔＣの値を求めることで、所望の共振角周波数ωを実現するためのキャパシタンス値Ｃを求めることができる。このようにして求められたキャパシタンス値Ｃが得られるように、インピーダンス素子Ｃ３〜Ｃｎの中の１以上のインピーダンス素子をＬＣ共振回路から切り離す。すなわち、ヒューズ部ｆｄ３〜ｆｄｎの中の１以上のヒューズ部を切断する。

上述したことからわかるように、上述した切断ヒューズ決定方法を用いた場合、第１のヒューズ部ｆｄ１及び第２のヒューズ部ｆｄ２は最終的には切断され、第１のインピーダンス素子Ｃ１及び第２のインピーダンス素子Ｃ２はＬＣ共振回路から切り離されていることになる。

上述した切断ヒューズ決定方法を用いることにより、トリミング操作を確実且つ簡便に行うことが可能となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…第１の回路 １２…第２の回路 １３…インピーダンス素子
２０…ヒューズ素子 ２１…ヒューズ部 ２２…アクチュエータ部
２２ａ…上部電極部 ２２ｂ…下部電極部
２２ｃ…電極部 ２２ｄ…電極部 ２２ｅ…圧電膜
２３…固定部 ２４…絶縁膜 ２５…保護膜
２５ａ…第１の保護膜 ２５ｂ…第２の保護膜 ２５ｃ…第３の保護膜
２６…空洞
３０…制御回路 ４０…下部構造
１００…ＩＣチップ

Claims (12)

1. 応力によって切断される複数のヒューズ部と、前記複数のヒューズ部それぞれに対して設けられ且つそれぞれが対応する前記ヒューズ部に応力を与える複数のアクチュエータ部と、を含む複数のヒューズ素子と、
   所望の前記ヒューズ部を切断するための制御信号を対応する前記アクチュエータ部に与える制御回路と、
   を備えるＩＣチップ。
2. 前記ヒューズ部の少なくとも１つは、切断されている
   請求項１に記載のＩＣチップ。
3. 前記ヒューズ部の少なくとも１つは、切断されていない
   請求項１に記載のＩＣチップ。
4. 前記複数のヒューズ素子は、複数の固定部をさらに含み、
   前記複数のヒューズ部のそれぞれは、対応する前記アクチュエータ部と対応する前記固定部との間に設けられている
   請求項１に記載のＩＣチップ。
5. 前記アクチュエータ部のそれぞれは、対向する電極部を含み、前記電極部間の静電引力による前記電極部の変位に基づいて対応する前記ヒューズ部に応力を与える
   請求項１に記載のＩＣチップ。
6. 前記アクチュエータ部のそれぞれは、圧電アクチュエータ部を含み、前記圧電アクチュエータ部での圧電力による前記圧電アクチュエータ部の変位に基づいて対応する前記ヒューズ部に応力を与える
   請求項１に記載のＩＣチップ。
7. 前記アクチュエータ部のそれぞれは、ヒーター部を含み、前記ヒーター部で生じる熱による前記ヒーター部の変位に基づいて対応する前記ヒューズ部に応力を与える
   請求項１に記載のＩＣチップ。
8. 前記複数のヒューズ部は、複数のインピーダンス素子に対して設けられ、
   前記ヒューズ部のそれぞれの一端は、対応する前記インピーダンス素子に電気的に接続されている
   請求項１に記載のＩＣチップ。
9. 前記複数のヒューズ素子は、複数の保護膜をさらに含み、
   前記複数の保護膜のそれぞれは、対応する前記ヒューズ部及び対応する前記アクチュエータ部を覆い、その内部に空洞を形成する
   請求項１に記載のＩＣチップ。
10. 応力によって切断可能な第１のヒューズ部と、前記第１のヒューズ部に応力を与えることが可能な第１のアクチュエータ部とを含む、第１のヒューズ素子と、
    応力によって切断可能な第２のヒューズ部と、前記第２のヒューズ部に応力を与えることが可能な第２のアクチュエータ部とを含む、第２のヒューズ素子と、
    前記第１のヒューズ部を切断するための制御信号を前記第１のアクチュエータ部に向けて出力可能な制御回路と、
    を備えたＩＣチップ。
11. 前記第１のヒューズ部は切断されている
    請求項１０に記載のＩＣチップ。
12. 応力によって切断可能な第３のヒューズ部と、前記第３のヒューズ部に応力を与えることが可能な第３のアクチュエータ部とを含む、第３のヒューズ素子をさらに含む
    請求項１０に記載のＩＣチップ。

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