JPH0348455A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0348455A JPH0348455A JP9450290A JP9450290A JPH0348455A JP H0348455 A JPH0348455 A JP H0348455A JP 9450290 A JP9450290 A JP 9450290A JP 9450290 A JP9450290 A JP 9450290A JP H0348455 A JPH0348455 A JP H0348455A
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- wiring
- circuit
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- drive circuit
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- 239000000758 substrate Substances 0.000 claims description 5
- 230000003247 decreasing effect Effects 0.000 abstract description 3
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- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 20
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- 230000004048 modification Effects 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に半導体装置上の配線方
式に関する。
式に関する。
従来の半導体装置においては、１つの駆動回路（任意の
信号を出力し信号配線を駆動する電気回路の意）の出力
が信号配線を介して複数の受動回路（信号配線から信号
を受け取る電気回路の意）の入力へ供給される。第２図
（ａ）に、簡単な場合について図示する。図中４は駆動
回路、６，７は受動回路である。この時、信号配線２に
は第２図（ｂ）に示す寄生容量がつく。図中、Ｃ．は対
基板底面容量、Ｃ，は対基板側面容量である。この事情
を第２図（Ｃ）に回路図として示す。また電気的等価回
路を第２図（ｄ）に示す。図中ＲとＣＤは駆動回路４の
内部抵抗と出力容量、Ｃｏは受動回路６，７０入力容量
である。
信号を出力し信号配線を駆動する電気回路の意）の出力
が信号配線を介して複数の受動回路（信号配線から信号
を受け取る電気回路の意）の入力へ供給される。第２図
（ａ）に、簡単な場合について図示する。図中４は駆動
回路、６，７は受動回路である。この時、信号配線２に
は第２図（ｂ）に示す寄生容量がつく。図中、Ｃ．は対
基板底面容量、Ｃ，は対基板側面容量である。この事情
を第２図（Ｃ）に回路図として示す。また電気的等価回
路を第２図（ｄ）に示す。図中ＲとＣＤは駆動回路４の
内部抵抗と出力容量、Ｃｏは受動回路６，７０入力容量
である。
上述した従来の半導体装置の駆動回路から受動回路への
信号伝達時定数τは、信号配線につく寄生容量を考慮す
ると、第２図（ｄ）の等価回路から明らかな様にて＝Ｒ
（ＣＤ＋Ｃ−＋２Ｃｓ＋２Ｃｏ）となる。時定数τを分
解するとτ＝ＲＣＤ＋Ｒ（Ｃヶ＋２Ｃｊ）＋Ｒ・２Ｃｏ
となる。配線が長距離になると、配線寄生容量が増大し
、第二項により、τが太きくなってしまう。この為、Ｒ
を低減する努力がはらわれるが、Ｒは駆動回路の内部抵
抗であり、これを低減するには駆動能力を大きくする必
要がある。しかし、通常ＭＯＳＴの場合、Ｒを低減する
にはＣＤが増大すること、ならびに前段の駆動回路をも
大きくしなければ貫通電流などの問題を発生することと
なる。したがって従来の場合、長距離配線による伝達遅
延の低減に限界があり、半導体装置の動作速度の改善が
困難となるという欠点がある。
信号伝達時定数τは、信号配線につく寄生容量を考慮す
ると、第２図（ｄ）の等価回路から明らかな様にて＝Ｒ
（ＣＤ＋Ｃ−＋２Ｃｓ＋２Ｃｏ）となる。時定数τを分
解するとτ＝ＲＣＤ＋Ｒ（Ｃヶ＋２Ｃｊ）＋Ｒ・２Ｃｏ
となる。配線が長距離になると、配線寄生容量が増大し
、第二項により、τが太きくなってしまう。この為、Ｒ
を低減する努力がはらわれるが、Ｒは駆動回路の内部抵
抗であり、これを低減するには駆動能力を大きくする必
要がある。しかし、通常ＭＯＳＴの場合、Ｒを低減する
にはＣＤが増大すること、ならびに前段の駆動回路をも
大きくしなければ貫通電流などの問題を発生することと
なる。したがって従来の場合、長距離配線による伝達遅
延の低減に限界があり、半導体装置の動作速度の改善が
困難となるという欠点がある。
本発明は、駆動回路の出力信号を受動回路へ伝達する信
号配線を半導体基板上に設けてなる半導体装置において
、前記駆動回路と同相の信号を発生する他の駆動回路及
び前記他の駆動回路の出力信号を供給される他の信号配
線であって前記信号配線と並行に配置されているものを
含むというものである。
号配線を半導体基板上に設けてなる半導体装置において
、前記駆動回路と同相の信号を発生する他の駆動回路及
び前記他の駆動回路の出力信号を供給される他の信号配
線であって前記信号配線と並行に配置されているものを
含むというものである。
次に、本発明について図面を参照して説明する．第１図
（ａ）は本発明の一実施例の配置図である。
（ａ）は本発明の一実施例の配置図である。
１０１は半導体装置、１０４は駆動回路、１０５は他の
駆動回路で、１０４，１０５は同相の信号を出力する。
駆動回路で、１０４，１０５は同相の信号を出力する。
１０２は駆動回路１０４の出力信号を受動回路１０６へ
伝達する信号配線、１０３は他の駆動回路１０５の出力
信号を受動回路１０７へ伝達する他の信号配線で、信号
配線１０２と一定の間隔を保って並行に配置されている
。
伝達する信号配線、１０３は他の駆動回路１０５の出力
信号を受動回路１０７へ伝達する他の信号配線で、信号
配線１０２と一定の間隔を保って並行に配置されている
。
第１図（ｂ）は第１図（ａ）のＡ−Ａ’線相当部で切断
した半導体チップの断面図である。信号配線１０２，１
０３は半導体基板１０８に対する寄生容量と、配線間容
量を有することになる。
した半導体チップの断面図である。信号配線１０２，１
０３は半導体基板１０８に対する寄生容量と、配線間容
量を有することになる。
第１図（ｃ）に寄生容量を分類して図示する。ここに０
０は配線間容量、Ｃ．は対基板底面容量、Ｃ，は対基板
側面容量である。これに示されたように、信号配線の側
面容量のうち、１つは配線対の他方との結合容量となり
、単独配線の場合と比較して対基板容量が減少する。こ
の状況を第１図（ｂ）に回路図として第１図（ｅ）に等
価回路として示す。
０は配線間容量、Ｃ．は対基板底面容量、Ｃ，は対基板
側面容量である。これに示されたように、信号配線の側
面容量のうち、１つは配線対の他方との結合容量となり
、単独配線の場合と比較して対基板容量が減少する。こ
の状況を第１図（ｂ）に回路図として第１図（ｅ）に等
価回路として示す。
前述したように、駆動回路１０４，１０５は同相の信号
を出力する為、この回路の時定数τ。はτ。
を出力する為、この回路の時定数τ。はτ。
” Ｒ （ Ｃ Ｄ 十〇 ， ＋ Ｃβ＋ＣＯ）とな
り、Ｃ０の影響が除去される。従来の場合の時定数τと
比較すると、Δｒ＝Ｒ（ＣＤ＋Ｃ．＋２Ｃａ＋２Ｃｏ）
Ｒ（Ｃｏ＋Ｃ，十Ｃ．ｓ＋Ｃｏ）＝Ｒ（Ｃβ十〇。
り、Ｃ０の影響が除去される。従来の場合の時定数τと
比較すると、Δｒ＝Ｒ（ＣＤ＋Ｃ．＋２Ｃａ＋２Ｃｏ）
Ｒ（Ｃｏ＋Ｃ，十Ｃ．ｓ＋Ｃｏ）＝Ｒ（Ｃβ十〇。
）となり、大きく時定数が減少している。すなわち、伝
達遅延が小さくなる。特に配線の微細化が進みＣ６が小
さくなると、配線層の厚さはあまり小さくできないので
、Ｃβは相対的に大きくなり本発明による伝達遅延の低
減効果が大きくなる。
達遅延が小さくなる。特に配線の微細化が進みＣ６が小
さくなると、配線層の厚さはあまり小さくできないので
、Ｃβは相対的に大きくなり本発明による伝達遅延の低
減効果が大きくなる。
第３図は本発明の一実施例の変形の配置図である。
配線対の１本が、受動回路２０６，２０７に入力しない
ダミー配線となっている。駆動回路２０４，２０５は実
施例（１）と同様に同相で動作する。この場合の回路図
及び等価回路図をそれぞれ第３図（ｂ）及び（ｃ）に示
す。
ダミー配線となっている。駆動回路２０４，２０５は実
施例（１）と同様に同相で動作する。この場合の回路図
及び等価回路図をそれぞれ第３図（ｂ）及び（ｃ）に示
す。
但し、Ｃ ｓ ” Ｃ ｏ ＋ Ｃ ， ＋ Ｃ ｓと
なり、線間容＃ｃｏの影響は完全になくならないが、時
定数は従来例より小さくなり、伝達遅延が小さくなる。
なり、線間容＃ｃｏの影響は完全になくならないが、時
定数は従来例より小さくなり、伝達遅延が小さくなる。
上述した変形のようなダミー配線を設ける場合は、第４
図（ａ）に示すように、配線が多層の場合より効果的と
なる。
図（ａ）に示すように、配線が多層の場合より効果的と
なる。
第４図（ａ）は、他の変形を示す配線部分の断面図であ
る。
る。
信号配線２０２，２０３が近接して多層に形或される。
信号配線２０３に受動回路２０６，２０７が接続される
。この場合の寄生容量のつき方を第４図（ｂ）に示す。
。この場合の寄生容量のつき方を第４図（ｂ）に示す。
第４図（ｃ）にこの場合の等価回路を示す。信号配線２
０３の側面容１ｋｃｓ’はＣ，に比較して小さいので、
底面容量と共に無視できるので、その分だけ前述の変形
の場合より時定数τは小さくなり、 但し、Ｃ＋＝ＣＤ＋２Ｃｏ，Ｃ２＝Ｃ．＋２Ｃｓ＋Ｃｎ
，Ｃ ３ ＝ Ｃ ｃで与えられる。
０３の側面容１ｋｃｓ’はＣ，に比較して小さいので、
底面容量と共に無視できるので、その分だけ前述の変形
の場合より時定数τは小さくなり、 但し、Ｃ＋＝ＣＤ＋２Ｃｏ，Ｃ２＝Ｃ．＋２Ｃｓ＋Ｃｎ
，Ｃ ３ ＝ Ｃ ｃで与えられる。
第５図に本発明の他の実施例を宗す．本実施例はリード
オンリメモリ（ＲＯＭ）であり、そのチップの平面図が
第５図（ａ）に５００として示されている。１７ビット
のアドレス信号はチツプ５００のアドレス人カバッファ
ＡＯ乃至Ａ１６にそれぞれ供給され、各バッファは対応
するアドレス信号の真補のデータをデコーダ５０２に供
給する。デコーダ５０２はかくして供給されたアドレス
信号に応答してＲＯＭセルアレイ５０１内の所定のＲＯ
Ｍセルを選択する。本実施例では一つのアドレス情報に
対して１６個のＲＯＭセルが選択される。選択されたＲ
ＯＭセルのストアデータはセンスアンプ５０３によって
振幅され１６個の出カバッファ００乃至０１５からチッ
プ５００の外部に出力される。なお、図面の簡略化のた
めにアドレス人カハッファＡ，デフード５０２，セルア
レイ５０ｌ，センスアンプ５０３および出力ハツファＯ
間の配線は省略する。
オンリメモリ（ＲＯＭ）であり、そのチップの平面図が
第５図（ａ）に５００として示されている。１７ビット
のアドレス信号はチツプ５００のアドレス人カバッファ
ＡＯ乃至Ａ１６にそれぞれ供給され、各バッファは対応
するアドレス信号の真補のデータをデコーダ５０２に供
給する。デコーダ５０２はかくして供給されたアドレス
信号に応答してＲＯＭセルアレイ５０１内の所定のＲＯ
Ｍセルを選択する。本実施例では一つのアドレス情報に
対して１６個のＲＯＭセルが選択される。選択されたＲ
ＯＭセルのストアデータはセンスアンプ５０３によって
振幅され１６個の出カバッファ００乃至０１５からチッ
プ５００の外部に出力される。なお、図面の簡略化のた
めにアドレス人カハッファＡ，デフード５０２，セルア
レイ５０ｌ，センスアンプ５０３および出力ハツファＯ
間の配線は省略する。
ＲＯＭチップ５００はさらにチップイネーブルバッファ
５５０（ＣＥ）および出力イネーブルバッファ５６０（
ＯＥ）を有し、外部からそれぞれチップイネーブル信号
および出力イネーブル信号が供給される。チップイネー
ブル信号はＲＯＭチップ５００をイネーブル状態としア
ドレス信号を取り込んで内部回路を活性化するものであ
る。
５５０（ＣＥ）および出力イネーブルバッファ５６０（
ＯＥ）を有し、外部からそれぞれチップイネーブル信号
および出力イネーブル信号が供給される。チップイネー
ブル信号はＲＯＭチップ５００をイネーブル状態としア
ドレス信号を取り込んで内部回路を活性化するものであ
る。
それ故、チップイネーブルバッファ５５０の出力は配線
５１０を介してアドレス人カバッファＡＯ乃至Ａ１６に
転送されている。図示のようにアドレス人カバッファＡ
Ｏ乃至Ａ１６はチップ５００の周囲に沿って配置されて
いるため、配線５１０は非常に長くなる。そこで、本発
明に従って、チップイネーブルバッファ５５０は配線５
１０に転送するチップイネーブル信号と同相の信号をさ
らに出力し、同信号は配線５１０に沿ってこれを並行に
設けられた第２の配線５１１に供給される。
５１０を介してアドレス人カバッファＡＯ乃至Ａ１６に
転送されている。図示のようにアドレス人カバッファＡ
Ｏ乃至Ａ１６はチップ５００の周囲に沿って配置されて
いるため、配線５１０は非常に長くなる。そこで、本発
明に従って、チップイネーブルバッファ５５０は配線５
１０に転送するチップイネーブル信号と同相の信号をさ
らに出力し、同信号は配線５１０に沿ってこれを並行に
設けられた第２の配線５１１に供給される。
第５図（ｂ）にチップイネーブルバッファ５５０の論理
回路図を示す。端子５５１は外部からのチップイネーブ
ル信号の供給端子であり、４つのインバータ５５２乃至
５５５を介して配線５１０に接続されている。インバー
タ５５３と５５４との接続点は２つのインバータ５５６
，５５７を介して第２の配線５１１に接続されている。
回路図を示す。端子５５１は外部からのチップイネーブ
ル信号の供給端子であり、４つのインバータ５５２乃至
５５５を介して配線５１０に接続されている。インバー
タ５５３と５５４との接続点は２つのインバータ５５６
，５５７を介して第２の配線５１１に接続されている。
したがって、配線５１０，５１１には同相の信号が得ら
れる。
れる。
出力イネーブルバッファ５６０に供給される出力イネー
ブル信号は、チップイネーブルの状態における読み出し
データの出力タイミングを制御するものである。したが
って、チップイネーブルバッファ５５０からの配線５１
０を介するチップイネーブル信号を受け外部からの出力
イネーブル信号を取り込んで出力バッファ００乃至０１
５に転送する。出力バッファＯＯ乃至０１５もチップ５
００の周囲に沿って設けられている。このため、バッフ
ァ５６０の出力を転送するための配線５２０もかなり長
くなる。そこで、本発明に従って、配線５２０と平行に
第２の配線５２１が設けられ、同配線５２１に出力イネ
ーブルバッファ５６０は配線５２０への信号と同相の信
号を供給する。第５図（Ｃ）に示すように、出力イネー
ブルバッファ５６０は、出力イネーブル信号が外部から
供給される端子５６１を有し、同端子は二入力ＮＯＲゲ
ート５６２の一方の入力に供給される。その他方の入力
には配線５１０を介してチップイネーブル信号が供給さ
れる。ＮＯＲゲート５６２の出力は三つのインバータ５
６３，５６６，５６７を介して配線５２０への転送信号
となる。インバータ５６３の出力はさらに二つのインバ
ータ５６４，５６５を介して配線５２１の駆動信号とな
る。
ブル信号は、チップイネーブルの状態における読み出し
データの出力タイミングを制御するものである。したが
って、チップイネーブルバッファ５５０からの配線５１
０を介するチップイネーブル信号を受け外部からの出力
イネーブル信号を取り込んで出力バッファ００乃至０１
５に転送する。出力バッファＯＯ乃至０１５もチップ５
００の周囲に沿って設けられている。このため、バッフ
ァ５６０の出力を転送するための配線５２０もかなり長
くなる。そこで、本発明に従って、配線５２０と平行に
第２の配線５２１が設けられ、同配線５２１に出力イネ
ーブルバッファ５６０は配線５２０への信号と同相の信
号を供給する。第５図（Ｃ）に示すように、出力イネー
ブルバッファ５６０は、出力イネーブル信号が外部から
供給される端子５６１を有し、同端子は二入力ＮＯＲゲ
ート５６２の一方の入力に供給される。その他方の入力
には配線５１０を介してチップイネーブル信号が供給さ
れる。ＮＯＲゲート５６２の出力は三つのインバータ５
６３，５６６，５６７を介して配線５２０への転送信号
となる。インバータ５６３の出力はさらに二つのインバ
ータ５６４，５６５を介して配線５２１の駆動信号とな
る。
このように、内部チップイネーブル信号の転送配線５１
０および内部出力イネーブル信号の転送配線５２０は長
くなるが、本発明に従ってそれぞれ並行に第２の配線５
１１．５２１が設けられ、同相の信号が供給される。し
たがって、配線５ｌＯ，５２０の実効的な寄生容量が小
さくなり、信号伝達遅延はその分小さくなる。
０および内部出力イネーブル信号の転送配線５２０は長
くなるが、本発明に従ってそれぞれ並行に第２の配線５
１１．５２１が設けられ、同相の信号が供給される。し
たがって、配線５ｌＯ，５２０の実効的な寄生容量が小
さくなり、信号伝達遅延はその分小さくなる。
以上説明したように本発明は、電気的に同相で駆動され
る信号配線を並行にかつ近接して配置することにより、
信号配線につく寄生容量の内、部を共有し合い、寄生容
量の実効的な低減を実現し、長距離配線に伴う伝達遅延
を少なくすることができ、半導体装置の動作速度を改善
できる効果がある。
る信号配線を並行にかつ近接して配置することにより、
信号配線につく寄生容量の内、部を共有し合い、寄生容
量の実効的な低減を実現し、長距離配線に伴う伝達遅延
を少なくすることができ、半導体装置の動作速度を改善
できる効果がある。
第１図（ａ）は本発明の一実施例の配置図、第１図（ｂ
）は第１図（ａ）のＡ−Ａ’線相当部で切断した半導体
チップの断面図、第１図（ｃ）は一実施例における信号
配線の寄生容量を示す図、第１図（ｄ）は一実施例の回
路図、第１図（ｅ）は一実施例の等価回路図、第２図（
ａ）， （ｂ）， （ｃ）及び（ｄ）は従来例の配置図
，信号配線の寄生容量を示す図，回路図及び等価回路図
、第３図（ａ）， （ｂ）及び（ｃ）は一実施例の変形
を示す配置図，回路図及び等価回路図、第４図（ａ），
（ｂ）及び（ｃ）は一実施例の他の変形を示す断面図
，信号配線の寄生容量を示す図及び等価回路図、第５図
（ａ）は本発明の他の実施例を示すＲＯＭチップの平面
図、第５図（ｂ）および（Ｃ）はそれぞれ同図（ａ）の
チップイネーブルバッファ５５０および出力イネーブル
バッファ５６０を示す論理回路図である。 １，１０１，２０１・・・・・・半導体装置、２，１０
２，２０２・・・・・・信号配線、１０３，２０３・・
・・・・他の信号配線、４，１０４，２０４・・・・・
・駆動回路、１０５，２０５・・・・・・他の駆動回路
、６，１０６，２０６，７，１０７，２０７・・・・・
・受動回路、１０８，２０８・・・・・・半導体基板、
１０９，２０９・・・・・・層間絶縁膜。
）は第１図（ａ）のＡ−Ａ’線相当部で切断した半導体
チップの断面図、第１図（ｃ）は一実施例における信号
配線の寄生容量を示す図、第１図（ｄ）は一実施例の回
路図、第１図（ｅ）は一実施例の等価回路図、第２図（
ａ）， （ｂ）， （ｃ）及び（ｄ）は従来例の配置図
，信号配線の寄生容量を示す図，回路図及び等価回路図
、第３図（ａ）， （ｂ）及び（ｃ）は一実施例の変形
を示す配置図，回路図及び等価回路図、第４図（ａ），
（ｂ）及び（ｃ）は一実施例の他の変形を示す断面図
，信号配線の寄生容量を示す図及び等価回路図、第５図
（ａ）は本発明の他の実施例を示すＲＯＭチップの平面
図、第５図（ｂ）および（Ｃ）はそれぞれ同図（ａ）の
チップイネーブルバッファ５５０および出力イネーブル
バッファ５６０を示す論理回路図である。 １，１０１，２０１・・・・・・半導体装置、２，１０
２，２０２・・・・・・信号配線、１０３，２０３・・
・・・・他の信号配線、４，１０４，２０４・・・・・
・駆動回路、１０５，２０５・・・・・・他の駆動回路
、６，１０６，２０６，７，１０７，２０７・・・・・
・受動回路、１０８，２０８・・・・・・半導体基板、
１０９，２０９・・・・・・層間絶縁膜。
Claims (1)
- 駆動回路の出力信号を受動回路へ伝達する信号配線を半
導体基板上に設けてなる半導体装置において、前記駆動
回路と同相の信号を発生する他の駆動回路及び前記他の
駆動回路の出力信号を供給される他の信号配線であって
前記信号配線と並行に配置されている他の信号配線を含
むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9450290A JPH0348455A (ja) | 1989-04-17 | 1990-04-10 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-97946 | 1989-04-17 | ||
| JP9794689 | 1989-04-17 | ||
| JP9450290A JPH0348455A (ja) | 1989-04-17 | 1990-04-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348455A true JPH0348455A (ja) | 1991-03-01 |
Family
ID=26435784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9450290A Pending JPH0348455A (ja) | 1989-04-17 | 1990-04-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348455A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07147380A (ja) * | 1993-11-24 | 1995-06-06 | Nec Corp | 半導体装置 |
| JPH08306868A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体装置 |
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US6166940A (en) * | 1999-03-15 | 2000-12-26 | Nec Corporation | Semiconductor memory device having a plurality of storage regions |
-
1990
- 1990-04-10 JP JP9450290A patent/JPH0348455A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US5734622A (en) * | 1992-09-11 | 1998-03-31 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| JPH07147380A (ja) * | 1993-11-24 | 1995-06-06 | Nec Corp | 半導体装置 |
| JPH08306868A (ja) * | 1995-04-27 | 1996-11-22 | Nec Corp | 半導体装置 |
| US6166940A (en) * | 1999-03-15 | 2000-12-26 | Nec Corporation | Semiconductor memory device having a plurality of storage regions |
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