JP2577536B2 - 集積回路構造体 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、高性能コンピュータの
ためのメモリ・デバイスに関し、特に集積回路メモリ・
チップなど、複数の個別の集積回路チップを３次元的に
積み重ねて構成した高密度構造に関するものである。
ためのメモリ・デバイスに関し、特に集積回路メモリ・
チップなど、複数の個別の集積回路チップを３次元的に
積み重ねて構成した高密度構造に関するものである。
【０００２】
【従来の技術】半導体メモリ・チップを約４０ないし５
０個程度積み重ねた高密度集積回路メモリ・チップが知
られている。半導体メモリ・チップの形は一般的にはほ
ぼ四角形であり、それらは適当な接着剤によって積み重
ねた状態に接合され、メモリ・キューブと呼ばれる平行
六面体構造を形成している。一般に、各メモリ・チップ
は少なくとも一つの側面上に表面接触金属部を有し、チ
ップへの接続を可能としている。メモリ・チップはキュ
ーブの形に配置され、そのキューブの一つまたは複数の
表面で相互に接続される。このキューブは一般に印刷回
路基板上に取り付けられ、図１に示した従来例のよう
に、外部接続を可能としている。
０個程度積み重ねた高密度集積回路メモリ・チップが知
られている。半導体メモリ・チップの形は一般的にはほ
ぼ四角形であり、それらは適当な接着剤によって積み重
ねた状態に接合され、メモリ・キューブと呼ばれる平行
六面体構造を形成している。一般に、各メモリ・チップ
は少なくとも一つの側面上に表面接触金属部を有し、チ
ップへの接続を可能としている。メモリ・チップはキュ
ーブの形に配置され、そのキューブの一つまたは複数の
表面で相互に接続される。このキューブは一般に印刷回
路基板上に取り付けられ、図１に示した従来例のよう
に、外部接続を可能としている。
【０００３】積層型（スタック）集積回路パッケージン
グ構造は、高性能コンピュータにとって特に有効である
ことが示されている。このような構造とすることによ
り、パッケージングの密度を高めることができ、そして
相互接続に対するアクセスを容易にすることができる。
また、製作工程が簡素になってコストを下げることがで
き、同時に、構造の強度を高めることができる。
グ構造は、高性能コンピュータにとって特に有効である
ことが示されている。このような構造とすることによ
り、パッケージングの密度を高めることができ、そして
相互接続に対するアクセスを容易にすることができる。
また、製作工程が簡素になってコストを下げることがで
き、同時に、構造の強度を高めることができる。
【０００４】高速メモリ・アレーは一般に、各チップ上
に多数のゲートを有したＣＭＯＳ・ＶＬＳＩから成る。
高密度で、高速のメモリ・デバイスの一つの問題は、信
号の相互干渉、すなわち“ノイズ”であり、それは、個
々のメモリ・アレーに対するデータ読み出しまたはデー
タ書き込みのため、メモリがアクセスされたとき発生す
る。特に、チップの多数のゲートの一つがスイッチされ
るごとに、例えばメモリ選択信号に反応して、電力バス
に電流スパイクが生じ、その蓄積的影響によって、電源
バス上に過渡スパイクが発生して、回路の動作に悪影響
を与える。同様に、メモリ読み出し動作の際、複数の出
力ドライブが同時にスイッチングされることにより、パ
ッケージング構造の直列インダクタンスのため、電源過
渡現象が生じる。さらに、メモリ・キューブにおいて適
切な終端回路がないため、リンギング、すなわち伝送線
ノイズが発生し、信号伝送用のドライバ回路の性能低下
を招く。これらのノイズの問題は一般に理解されてお
り、デカップリング・コンデンサおよびライン終端ネッ
トワークなどのノイズ制限回路要素を付加することによ
って解決できる。メモリの設計、特に高密度メモリ構造
の設計における一つの重要な問題は、補助回路のパッケ
ージングである。これらの回路は、高速アクセスによる
高速動作が可能なメモリを構成するために必要である。
に多数のゲートを有したＣＭＯＳ・ＶＬＳＩから成る。
高密度で、高速のメモリ・デバイスの一つの問題は、信
号の相互干渉、すなわち“ノイズ”であり、それは、個
々のメモリ・アレーに対するデータ読み出しまたはデー
タ書き込みのため、メモリがアクセスされたとき発生す
る。特に、チップの多数のゲートの一つがスイッチされ
るごとに、例えばメモリ選択信号に反応して、電力バス
に電流スパイクが生じ、その蓄積的影響によって、電源
バス上に過渡スパイクが発生して、回路の動作に悪影響
を与える。同様に、メモリ読み出し動作の際、複数の出
力ドライブが同時にスイッチングされることにより、パ
ッケージング構造の直列インダクタンスのため、電源過
渡現象が生じる。さらに、メモリ・キューブにおいて適
切な終端回路がないため、リンギング、すなわち伝送線
ノイズが発生し、信号伝送用のドライバ回路の性能低下
を招く。これらのノイズの問題は一般に理解されてお
り、デカップリング・コンデンサおよびライン終端ネッ
トワークなどのノイズ制限回路要素を付加することによ
って解決できる。メモリの設計、特に高密度メモリ構造
の設計における一つの重要な問題は、補助回路のパッケ
ージングである。これらの回路は、高速アクセスによる
高速動作が可能なメモリを構成するために必要である。
【０００５】
【発明が解決しようとする課題】高性能メモリに典型的
に必要な補助回路要素には、温度検出ダイオードがあ
る。高い温度でもメモリ・チップが適切に動作すること
を保証するため、メモリ・チップに対して、バーンイン
試験と呼ばれる、高温での試験が行なわれる。その際、
内部温度を計測するデバイス無しに、メモリ・デバイス
の温度を正確に測定することは困難である。温度検出は
すべてのチップで必要ではないので、コストダウンのた
め、メモリ・チップには一般に温度検出デバイスは含ま
れておらず、そしてメモリ・キューブの温度を測定する
低コストでかつ正確な手段は備わっていない。
に必要な補助回路要素には、温度検出ダイオードがあ
る。高い温度でもメモリ・チップが適切に動作すること
を保証するため、メモリ・チップに対して、バーンイン
試験と呼ばれる、高温での試験が行なわれる。その際、
内部温度を計測するデバイス無しに、メモリ・デバイス
の温度を正確に測定することは困難である。温度検出は
すべてのチップで必要ではないので、コストダウンのた
め、メモリ・チップには一般に温度検出デバイスは含ま
れておらず、そしてメモリ・キューブの温度を測定する
低コストでかつ正確な手段は備わっていない。
【０００６】メモリ・キューブは複数のシリコン集積回
路チップから成る。チップを保護するためと、適切に絶
縁するため、シリコン・チップは一般にパシベーション
層によって被覆されている。シリコン・チップはパシベ
ーション層に塗布した接着剤によって互いに接合されて
いる。このような構造の問題は、シリコン、パシベーシ
ョン材料、ならびに接着剤の膨張係数が異なるため、大
きい温度変化によってクラックが生じ易いということで
ある。従って、このような構造体は適切な温度範囲内に
維持することが望ましい。
路チップから成る。チップを保護するためと、適切に絶
縁するため、シリコン・チップは一般にパシベーション
層によって被覆されている。シリコン・チップはパシベ
ーション層に塗布した接着剤によって互いに接合されて
いる。このような構造の問題は、シリコン、パシベーシ
ョン材料、ならびに接着剤の膨張係数が異なるため、大
きい温度変化によってクラックが生じ易いということで
ある。従って、このような構造体は適切な温度範囲内に
維持することが望ましい。
【０００７】一つの既知の構成では、メモリ・キューブ
はキャリア上に取り付けられ、そして基板上に取り付け
られる。このキャリアの基本的な機能は、ノイズ・スパ
イクを低減するために設けた、個別のデカップリング・
コンデンサおよび終端ネットワークの接続を可能とする
ことである。しかしこの構成の問題は、キャリアを設け
るためにコストが増し、またスペースが必要になるとい
うことである。大容量化に対する要求は今後もさらに強
まるものであり、従って、低コスト化、小型化、ならび
に製造工程の簡素化が、メモリ・デバイスを設計する場
合の条件となる。メモリの設計における一つの主要な関
心事は、メモリ・デバイスに物理的に接近させて効果的
なノイズ低減回路を設けることである。例えば、広帯域
でデータ・ワードの大きいメモリなどでは、５０〜１０
０ＭＨｚの範囲といった高速でデータ転送が行なわれる
場合、個別のコンデンサは、半導体デバイスから比較的
短い距離だけ離れているだけでもその効果は消滅する。
同様にライン終端ネットワークも、ライン終端点から離
して配置すると効果がなくなってしまう。従って、デカ
ップリング・コンデンサおよびライン終端デバイスは、
集積回路デバイスに接近させて設けることが望ましい。
はキャリア上に取り付けられ、そして基板上に取り付け
られる。このキャリアの基本的な機能は、ノイズ・スパ
イクを低減するために設けた、個別のデカップリング・
コンデンサおよび終端ネットワークの接続を可能とする
ことである。しかしこの構成の問題は、キャリアを設け
るためにコストが増し、またスペースが必要になるとい
うことである。大容量化に対する要求は今後もさらに強
まるものであり、従って、低コスト化、小型化、ならび
に製造工程の簡素化が、メモリ・デバイスを設計する場
合の条件となる。メモリの設計における一つの主要な関
心事は、メモリ・デバイスに物理的に接近させて効果的
なノイズ低減回路を設けることである。例えば、広帯域
でデータ・ワードの大きいメモリなどでは、５０〜１０
０ＭＨｚの範囲といった高速でデータ転送が行なわれる
場合、個別のコンデンサは、半導体デバイスから比較的
短い距離だけ離れているだけでもその効果は消滅する。
同様にライン終端ネットワークも、ライン終端点から離
して配置すると効果がなくなってしまう。従って、デカ
ップリング・コンデンサおよびライン終端デバイスは、
集積回路デバイスに接近させて設けることが望ましい。
【０００８】
【課題を解決するための手段】従来技術におけるこれら
の問題は本発明にもとづく特別に設計された補助集積回
路チップによって解決できる。この補助集積回路チップ
は、ノイズ低減回路を備え、そして集積回路キューブ構
造体内に組み込まれている。補助集積回路チップおよび
そのノイズ低減回路要素はノイズ源に非常に近い最も効
果的な位置に配置されている。さらに、補助集積回路チ
ップは、標準の集積回路技術によって低コストで作製で
き、そしてメモリ・チップと同様にしてキューブ構造体
に組み込むことができる。ノイズ低減のための接続に必
要なキャリアを別に設ける必要がなくなり、またそれに
関連するコストおよびスペースも不要となるので、有利
である。
の問題は本発明にもとづく特別に設計された補助集積回
路チップによって解決できる。この補助集積回路チップ
は、ノイズ低減回路を備え、そして集積回路キューブ構
造体内に組み込まれている。補助集積回路チップおよび
そのノイズ低減回路要素はノイズ源に非常に近い最も効
果的な位置に配置されている。さらに、補助集積回路チ
ップは、標準の集積回路技術によって低コストで作製で
き、そしてメモリ・チップと同様にしてキューブ構造体
に組み込むことができる。ノイズ低減のための接続に必
要なキャリアを別に設ける必要がなくなり、またそれに
関連するコストおよびスペースも不要となるので、有利
である。
【０００９】本発明の原理にもとづく集積回路構造体で
は、複数のライン終端回路を組み込んだ補助回路チップ
は、複数の個別の集積回路チップとほぼ同じ物理的寸法
を有しており、他の集積回路チップと接合されて、ほぼ
平行六面体形のメモリ構造体を形成し、個別の集積回路
チップの端子は補助回路チップ内のライン終端回路に接
続されている。
は、複数のライン終端回路を組み込んだ補助回路チップ
は、複数の個別の集積回路チップとほぼ同じ物理的寸法
を有しており、他の集積回路チップと接合されて、ほぼ
平行六面体形のメモリ構造体を形成し、個別の集積回路
チップの端子は補助回路チップ内のライン終端回路に接
続されている。
【００１０】本発明ではまた、集積回路構造体は電源バ
スを含み、補助回路チップは電源バスに接続されたデカ
ップリング・コンデンサを備えている。デカップリング
・コンデンサは、ノイズ・スパイク源に接近させて電源
バスに接続されており、接続によって生じるインダクタ
ンスおよびさらなる不要ノイズ信号を排除している。
スを含み、補助回路チップは電源バスに接続されたデカ
ップリング・コンデンサを備えている。デカップリング
・コンデンサは、ノイズ・スパイク源に接近させて電源
バスに接続されており、接続によって生じるインダクタ
ンスおよびさらなる不要ノイズ信号を排除している。
【００１１】本発明の一実施例では、補助回路チップは
さらに、集積回路構造体を均一に近い温度に保つため、
加熱抵抗を備えている。
さらに、集積回路構造体を均一に近い温度に保つため、
加熱抵抗を備えている。
【００１２】本発明ではまた、補助回路チップは、構造
体の内部温度を検出する温度検出ダイオードを備えてい
る。
体の内部温度を検出する温度検出ダイオードを備えてい
る。
【００１３】本発明の一実施例では、複数の個別の集積
回路チップは、データ記憶デバイスを備え、補助回路チ
ップが選択的にメモリ・アドレス端子、読み出し／書き
込み制御端子、ならびにメモリ・データ書き込み端子に
接続されている。一つの補助回路チップを複数のメモリ
・チップに接続してもよく、また複数の補助回路チップ
を間隔をおいて複数のメモリ・チップの間に配置しても
よい。
回路チップは、データ記憶デバイスを備え、補助回路チ
ップが選択的にメモリ・アドレス端子、読み出し／書き
込み制御端子、ならびにメモリ・データ書き込み端子に
接続されている。一つの補助回路チップを複数のメモリ
・チップに接続してもよく、また複数の補助回路チップ
を間隔をおいて複数のメモリ・チップの間に配置しても
よい。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１に従来の集積回路メモリ・パッケージの
斜視図を示す。このパッケージは印刷回路基板１００を
有し、その上には、複数の集積回路メモリ・チップ１１
５から成るメモリ・キューブ１１０が取り付けられ、各
チップは複数の集積回路メモリ・デバイスを備えてい
る。チップは適当な接着剤によって接合されている。メ
モリ・キューブの下側には、金属化接続部が設けられて
おり、それらは基板１００上の印刷回路導体１２０に電
気的に接続されている。この基板１００によって、電源
導体やメモリ制御の外部回路、そしてデータ線などへの
接続が行なわれる。メモリ・チップ１１５間の相互接続
は、メモリ・キューブ１１０の上面あるいは垂直側面、
さらに底面に沿って行なわれる。
説明する。図１に従来の集積回路メモリ・パッケージの
斜視図を示す。このパッケージは印刷回路基板１００を
有し、その上には、複数の集積回路メモリ・チップ１１
５から成るメモリ・キューブ１１０が取り付けられ、各
チップは複数の集積回路メモリ・デバイスを備えてい
る。チップは適当な接着剤によって接合されている。メ
モリ・キューブの下側には、金属化接続部が設けられて
おり、それらは基板１００上の印刷回路導体１２０に電
気的に接続されている。この基板１００によって、電源
導体やメモリ制御の外部回路、そしてデータ線などへの
接続が行なわれる。メモリ・チップ１１５間の相互接続
は、メモリ・キューブ１１０の上面あるいは垂直側面、
さらに底面に沿って行なわれる。
【００１５】図２は、本発明によるメモリ・キューブの
破断底面図であり、複数のメモリ・チップ１５１〜１５
６、２つの補助集積回路チップ１６１，１６２を示して
いる。各チップはそれぞれ複数の回路要素を備えてい
る。図２の構成では、補助回路チップ１６１は、１対の
メモリ・チップ１５２，１５３の間に挟まれている。隣
接するチップどうしは、パシベーション層１７０〜１７
９によって絶縁され、また既知の方法でパシベーション
層に接合されている。
破断底面図であり、複数のメモリ・チップ１５１〜１５
６、２つの補助集積回路チップ１６１，１６２を示して
いる。各チップはそれぞれ複数の回路要素を備えてい
る。図２の構成では、補助回路チップ１６１は、１対の
メモリ・チップ１５２，１５３の間に挟まれている。隣
接するチップどうしは、パシベーション層１７０〜１７
９によって絶縁され、また既知の方法でパシベーション
層に接合されている。
【００１６】メモリ・チップおよび補助回路チップは、
図示のように、バス１８５，１８６によって相互に接続
されている。これらは例えば電源バスである。電源バス
から図１の基板１００などの基板への接続は、周知の半
田付けによって行なわれる。他の接続（図示せず）も、
種々のメモリ・チップおよび補助回路チップと基板との
間で、またメモリ・キューブ内のチップ間で、既知の方
法で行なうことができる。補助回路チップは一般に、電
源バスのデカップリング・コンデンサや、複数のメモリ
・チップに対するアドレス、制御、ならびにデータ・ラ
インのためのライン終端回路などの回路を含み、関連す
るメモリ・チップに接続され、それらの機能を果たして
いる。メモリ・キューブには、約４ないし５個、あるい
は４０個程度までのメモリ・チップが含まれている。典
型的には１個の補助回路が、４ないし５個のメモリ・チ
ップごとに設けられる。必要な補助回路の数は、関連す
るメモリ・チップで終端しているリード線の数によって
基本的に決定される。リード線にはアドレス線、制御
線、ならびにデータ書き込み線が含まれ、それぞれに補
助回路内の終端ネットワークが設けられる。従って、必
要な終端回路の数は、メモリ・チップのそれぞれのバン
ド幅の関数であり、また終端回路を必要とするメモリ・
チップの数の関数である。
図示のように、バス１８５，１８６によって相互に接続
されている。これらは例えば電源バスである。電源バス
から図１の基板１００などの基板への接続は、周知の半
田付けによって行なわれる。他の接続（図示せず）も、
種々のメモリ・チップおよび補助回路チップと基板との
間で、またメモリ・キューブ内のチップ間で、既知の方
法で行なうことができる。補助回路チップは一般に、電
源バスのデカップリング・コンデンサや、複数のメモリ
・チップに対するアドレス、制御、ならびにデータ・ラ
インのためのライン終端回路などの回路を含み、関連す
るメモリ・チップに接続され、それらの機能を果たして
いる。メモリ・キューブには、約４ないし５個、あるい
は４０個程度までのメモリ・チップが含まれている。典
型的には１個の補助回路が、４ないし５個のメモリ・チ
ップごとに設けられる。必要な補助回路の数は、関連す
るメモリ・チップで終端しているリード線の数によって
基本的に決定される。リード線にはアドレス線、制御
線、ならびにデータ書き込み線が含まれ、それぞれに補
助回路内の終端ネットワークが設けられる。従って、必
要な終端回路の数は、メモリ・チップのそれぞれのバン
ド幅の関数であり、また終端回路を必要とするメモリ・
チップの数の関数である。
【００１７】図３は代表的な補助回路チップ（例えば、
図２のチップ１６１）および代表的なメモリ・チップ
（例えば、図２のチップ１５２）を示す電気ブロック図
である。メモリ・チップ１５２は図３では、メモリ・ア
レー２００およびメモリ・アレーに接続されたアドレス
・デコーダ２０１を含むもとして示されている。図３に
おいて符号２０２で示す複数のアドレス線Ａ0 〜Ａi に
よって、アドレス・デコーダ２０１にバイナリのアドレ
スが与えられ、アドレス・デコーダはそのアドレスをデ
コードし、そしてメモリ・アレー２００に適切な信号を
与える。符号２０３で示す複数の制御線Ｃ0 〜Ｃi によ
ってメモリ・アレーに、読み出し制御信号や書き込み制
御信号などの制御信号が与えられる。符号２０４で示す
複数の書き込みデータ線Ｗ0 〜Ｗn によってメモリ・ア
レー２００に格納すべきデータが与えられる。このよう
に、符号２０２，２０３，２０４によって示す各導体
が、信号をメモリ・チップ１５２に伝送するために用い
られる。これらのリード線は従って伝送線であり、そこ
では反射が起こりがちであって、適切に終端して反射を
除去しないかぎり、伝送されるデータに重大なひずみが
生じる。補助回路チップ１６１には三組の終端ネットワ
ーク２１０，２１１，２１２が設けられている。終端ネ
ットワーク２１０は、導体２０８によってアドレス線２
０２のそれぞれに接続されている。同様に、終端ネット
ワーク２１１は、導体２０７によって制御線２０３のそ
れぞれに接続され、終端ネットワーク２１２は、導体２
０６によってデータ書き込み線２０４のそれぞれに接続
されている。終端ネットワークは、導体２１９の電圧Ｖ
R などの基準電圧に接続された簡単な抵抗とすることが
できる。あるいは、直列に接続された２つの逆方向ダイ
オードとし、基準電圧に接続してクランプするようにし
てもよい。これら以外にも種々の終端ネットワークを用
いることができる。
図２のチップ１６１）および代表的なメモリ・チップ
（例えば、図２のチップ１５２）を示す電気ブロック図
である。メモリ・チップ１５２は図３では、メモリ・ア
レー２００およびメモリ・アレーに接続されたアドレス
・デコーダ２０１を含むもとして示されている。図３に
おいて符号２０２で示す複数のアドレス線Ａ0 〜Ａi に
よって、アドレス・デコーダ２０１にバイナリのアドレ
スが与えられ、アドレス・デコーダはそのアドレスをデ
コードし、そしてメモリ・アレー２００に適切な信号を
与える。符号２０３で示す複数の制御線Ｃ0 〜Ｃi によ
ってメモリ・アレーに、読み出し制御信号や書き込み制
御信号などの制御信号が与えられる。符号２０４で示す
複数の書き込みデータ線Ｗ0 〜Ｗn によってメモリ・ア
レー２００に格納すべきデータが与えられる。このよう
に、符号２０２，２０３，２０４によって示す各導体
が、信号をメモリ・チップ１５２に伝送するために用い
られる。これらのリード線は従って伝送線であり、そこ
では反射が起こりがちであって、適切に終端して反射を
除去しないかぎり、伝送されるデータに重大なひずみが
生じる。補助回路チップ１６１には三組の終端ネットワ
ーク２１０，２１１，２１２が設けられている。終端ネ
ットワーク２１０は、導体２０８によってアドレス線２
０２のそれぞれに接続されている。同様に、終端ネット
ワーク２１１は、導体２０７によって制御線２０３のそ
れぞれに接続され、終端ネットワーク２１２は、導体２
０６によってデータ書き込み線２０４のそれぞれに接続
されている。終端ネットワークは、導体２１９の電圧Ｖ
R などの基準電圧に接続された簡単な抵抗とすることが
できる。あるいは、直列に接続された２つの逆方向ダイ
オードとし、基準電圧に接続してクランプするようにし
てもよい。これら以外にも種々の終端ネットワークを用
いることができる。
【００１８】図３には、単一のメモリ・チップで終端す
るアドレス、制御、データのリード線に対応するライン
終端ネットワークを有する一つの補助回路チップが示さ
れているが、ライン終端ネットワークを複数のメモリ・
チップに対して設けるように回路チップを構成すること
ももちろん可能である。
るアドレス、制御、データのリード線に対応するライン
終端ネットワークを有する一つの補助回路チップが示さ
れているが、ライン終端ネットワークを複数のメモリ・
チップに対して設けるように回路チップを構成すること
ももちろん可能である。
【００１９】ＣＭＯＳメモリ・チップなどの集積回路チ
ップでは、ゲートが状態を変えるごとに電流スパイクが
電源バスを通じて流れる。この電流スパイクはチップの
電源バスおよびパッケージの相互接続部の抵抗ならびに
インダクタンスを経て流れ、電源バスにノイズを発生さ
せる。このノイズは集積回路を適切に設計することによ
ってある程度低減できる。しかし、データ伝送時などの
高い周波数（例えば、５０〜１００ＭＨｚの範囲）で
は、チップの設計によって避けることが困難な程度に電
源バス・ノイズは大きくなる。電源バスにデカップリン
グ・コンデンサを接続し、バス・ノイズを低減すること
ができる。電源バスは一般に多数のチップに接続されて
おり、従ってデカップリング・コンデンサを各チップご
とに接続する必要はない。個別のコンデンサを用いた場
合には、メモリ・キューブの形状からくる物理的な制限
のため、それらはメモリ・チップからある程度離す必要
がある。特に高い周波数では、個別コンデンサへの接続
線によってインダクタンスが付加されることになり、反
射の原因となり、また外来のノイズ信号を導く原因とな
る。
ップでは、ゲートが状態を変えるごとに電流スパイクが
電源バスを通じて流れる。この電流スパイクはチップの
電源バスおよびパッケージの相互接続部の抵抗ならびに
インダクタンスを経て流れ、電源バスにノイズを発生さ
せる。このノイズは集積回路を適切に設計することによ
ってある程度低減できる。しかし、データ伝送時などの
高い周波数（例えば、５０〜１００ＭＨｚの範囲）で
は、チップの設計によって避けることが困難な程度に電
源バス・ノイズは大きくなる。電源バスにデカップリン
グ・コンデンサを接続し、バス・ノイズを低減すること
ができる。電源バスは一般に多数のチップに接続されて
おり、従ってデカップリング・コンデンサを各チップご
とに接続する必要はない。個別のコンデンサを用いた場
合には、メモリ・キューブの形状からくる物理的な制限
のため、それらはメモリ・チップからある程度離す必要
がある。特に高い周波数では、個別コンデンサへの接続
線によってインダクタンスが付加されることになり、反
射の原因となり、また外来のノイズ信号を導く原因とな
る。
【００２０】本発明では、デカップリング・コンデンサ
は補助回路に組み込み、メモリ・チップを駆動する電源
線に接続する。図３に、メモリ・チップ１５２に接続さ
れた電源線２１７に接続したコンデンサ２１５を示す。
コンデンサの容量は、同時にスイッチングするデバイス
の数によるが、一般的には３０ｎＦ〜１００ｎＦ程度と
する。コンデンサを補助回路に配置することには、次の
ような長所がある。すなわち、メモリ・チップに接近さ
せてコンデンサを設けることになり、接続のためのイン
ダクタンスがなくなり、従って不要なノイズ信号を排除
することができる。
は補助回路に組み込み、メモリ・チップを駆動する電源
線に接続する。図３に、メモリ・チップ１５２に接続さ
れた電源線２１７に接続したコンデンサ２１５を示す。
コンデンサの容量は、同時にスイッチングするデバイス
の数によるが、一般的には３０ｎＦ〜１００ｎＦ程度と
する。コンデンサを補助回路に配置することには、次の
ような長所がある。すなわち、メモリ・チップに接近さ
せてコンデンサを設けることになり、接続のためのイン
ダクタンスがなくなり、従って不要なノイズ信号を排除
することができる。
【００２１】メモリ・キューブなどは、複数の集積回路
チップを個々に被覆し、接着剤によって互いに接合して
構成するが、そこで問題となるのは、絶縁接着材料の膨
張率が、シリコンの膨張率と異なっているということで
ある。シリコン・チップと絶縁接着材料との膨張率が異
なっている状態で、温度が変化すると、チップにクラッ
クが生じる可能性がある。従って、メモリ・キューブ全
体は比較的一定の温度に保つことが望ましい。そのた
め、加熱抵抗２１８が補助回路チップ１６１に組み込ま
れている。抵抗２１８は電源線２１７の間に接続され、
ユニットの温度が予め決められた温度以下とならないよ
う、十分に加熱できるものとなっている。
チップを個々に被覆し、接着剤によって互いに接合して
構成するが、そこで問題となるのは、絶縁接着材料の膨
張率が、シリコンの膨張率と異なっているということで
ある。シリコン・チップと絶縁接着材料との膨張率が異
なっている状態で、温度が変化すると、チップにクラッ
クが生じる可能性がある。従って、メモリ・キューブ全
体は比較的一定の温度に保つことが望ましい。そのた
め、加熱抵抗２１８が補助回路チップ１６１に組み込ま
れている。抵抗２１８は電源線２１７の間に接続され、
ユニットの温度が予め決められた温度以下とならないよ
う、十分に加熱できるものとなっている。
【００２２】集積回路チップのある種の信頼性試験は、
デバイスが高い温度でも適切に動作するかどうかを調べ
るというものである。このような試験を行なう場合、メ
モリ・キューブの内部温度をいかに測定するかが問題と
なる。温度検出ダイオード２２０が補助回路チップ１６
１に組み込まれており、それはリード線２２１を経て電
流検出デバイスあるいは電圧検出デバイスに接続でき、
メモリ・キューブ内の温度の読みを与えることができ
る。
デバイスが高い温度でも適切に動作するかどうかを調べ
るというものである。このような試験を行なう場合、メ
モリ・キューブの内部温度をいかに測定するかが問題と
なる。温度検出ダイオード２２０が補助回路チップ１６
１に組み込まれており、それはリード線２２１を経て電
流検出デバイスあるいは電圧検出デバイスに接続でき、
メモリ・キューブ内の温度の読みを与えることができ
る。
【００２３】以上は本発明の原理の応用を単に説明した
ものであり、当業者は、本発明の趣旨および範囲から逸
脱することなく、他の様々な構成を考案することができ
よう。例えば、本発明の原理は、メモリ・チップの代わ
りに、あるいはメモリ・チップに付加する形で、論理回
路チップから成るキューブあるいは他の構造に対して同
様に適用することができる。
ものであり、当業者は、本発明の趣旨および範囲から逸
脱することなく、他の様々な構成を考案することができ
よう。例えば、本発明の原理は、メモリ・チップの代わ
りに、あるいはメモリ・チップに付加する形で、論理回
路チップから成るキューブあるいは他の構造に対して同
様に適用することができる。
【００２４】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）複数の個別の集積回路チップを備え、これらチッ
プのそれぞれには複数の能動回路デバイスと、前記個別
の集積回路チップ上で終端する複数の入力線とが組み込
まれており、複数のライン終端回路が組み込まれた集積
回路チップから成る少なくとも一つの補助回路チップを
備え、前記個別の集積回路チップと前記少なくとも一つ
の補助回路チップとは、ほぼ同一の物理的寸法を有し、
それぞれ対向する２つの端部壁を有し、隣接して交互に
配置され、前記端部壁に沿って接合されて、ほぼ平行六
面体の形の構造体を形成し、前記個別の集積回路チップ
はそれぞれ、少なくとも一つの側壁と、少なくとも一つ
の前記個別の集積回路チップの前記少なくとも一つの側
壁上にあり、前記少なくとも一つの個別の集積回路チッ
プ内の前記能動回路デバイスに接続された端子とを有
し、前記補助回路チップは、少なくとも一つの側壁と、
前記補助回路チップの前記少なくとも一つの側壁上にあ
り、前記ライン終端回路に接続された端子とを備え、前
記補助回路チップの前記少なくとも一つの側壁上の前記
端子と、前記少なくとも一つの前記個別の集積回路チッ
プの前記少なくとも一つの側壁上の前記端子との間に接
続された相互接続導体を備えた集積回路構造体。 （２）前記能動回路デバイスは、複数のデータ記憶デバ
イスを有する集積回路メモリから成ることを特徴とする
上記（１）記載の集積回路構造体。 （３）前記複数の個別の集積回路チップの前記少なくと
も一つの側壁上の端子と、前記複数の個別の集積回路チ
ップのそれぞれの前記少なくとも一つの側壁上の前記端
子、および前記補助回路チップの前記少なくとも一つの
壁上の端子の間に接続された相互接続導体とをさらに備
えたことを特徴とする上記（１）記載の集積回路構造
体。 （４）前記個別の集積回路チップはそれぞれ、電力を前
記個別の集積回路チップに供給するための電源バスに接
続できる一対の電力バス端子を有し、前記補助回路チッ
プは、前記電力バス端子に発生するノイズ・スパイクの
強さを低減するため、前記電力バス端子に接続されたデ
カップリング・コンデンサを有することを特徴とする上
記（１）記載の集積回路構造体。 （５）前記補助回路チップはさらに、集積回路構造体を
予め決められた最低温度より高い温度に保つ加熱抵抗を
有することを特徴とする上記（１）記載の集積回路構造
体。 （６）前記補助回路チップはさらに、集積回路構造体の
内部温度を検出する温度検出ダイオードを有することを
特徴とする上記（１）記載の集積回路構造体。 （７）印刷回路基板をさらに備え、前記個別の集積回路
チップのそれぞれの前記少なくとも一つの側壁、および
前記補助回路チップの前記少なくとも一つの側壁は前記
平行六面体形の構造体の一側面を形成するよう整列され
ており、前記構造体は前記印刷回路基板上に、前記平行
六面体形の構造体の一側面が、前記印刷回路基板の一側
面に直接隣接して配置されるように取り付けられている
ことを特徴とする上記（１）記載の集積回路構造体。 （８）少なくとも一つの追加の補助回路チップを備え、
前記複数の補助回路チップは、前記個別の集積回路チッ
プの間に間隔をおいて配置されていることを特徴とする
上記（１）記載の構造体。 （９）前記補助回路チップの少なくとも一つは、複数の
前記個別の集積回路チップの端子に接続された端子を有
することを特徴とする上記（８）記載の集積回路構造
体。 （１０）前記少なくとも一つの個別の集積回路チップの
前記少なくとも一つの側壁上の前記端子はメモリ・アド
レス端子から成ることを特徴とする上記（２）記載の集
積回路構造体。 （１１）前記少なくとも一つの個別の集積回路チップの
前記少なくとも一つの側壁上の前記端子はメモリ読み出
し／書き込み制御端子から成ることを特徴とする上記
（２）記載の集積回路構造体。 （１２）前記少なくとも一つの個別の集積回路チップの
前記少なくとも一つの側壁上の前記端子はメモリ・デー
タ書き込み端子から成ることを特徴とする上記（２）記
載の構造体。
の事項を開示する。 （１）複数の個別の集積回路チップを備え、これらチッ
プのそれぞれには複数の能動回路デバイスと、前記個別
の集積回路チップ上で終端する複数の入力線とが組み込
まれており、複数のライン終端回路が組み込まれた集積
回路チップから成る少なくとも一つの補助回路チップを
備え、前記個別の集積回路チップと前記少なくとも一つ
の補助回路チップとは、ほぼ同一の物理的寸法を有し、
それぞれ対向する２つの端部壁を有し、隣接して交互に
配置され、前記端部壁に沿って接合されて、ほぼ平行六
面体の形の構造体を形成し、前記個別の集積回路チップ
はそれぞれ、少なくとも一つの側壁と、少なくとも一つ
の前記個別の集積回路チップの前記少なくとも一つの側
壁上にあり、前記少なくとも一つの個別の集積回路チッ
プ内の前記能動回路デバイスに接続された端子とを有
し、前記補助回路チップは、少なくとも一つの側壁と、
前記補助回路チップの前記少なくとも一つの側壁上にあ
り、前記ライン終端回路に接続された端子とを備え、前
記補助回路チップの前記少なくとも一つの側壁上の前記
端子と、前記少なくとも一つの前記個別の集積回路チッ
プの前記少なくとも一つの側壁上の前記端子との間に接
続された相互接続導体を備えた集積回路構造体。 （２）前記能動回路デバイスは、複数のデータ記憶デバ
イスを有する集積回路メモリから成ることを特徴とする
上記（１）記載の集積回路構造体。 （３）前記複数の個別の集積回路チップの前記少なくと
も一つの側壁上の端子と、前記複数の個別の集積回路チ
ップのそれぞれの前記少なくとも一つの側壁上の前記端
子、および前記補助回路チップの前記少なくとも一つの
壁上の端子の間に接続された相互接続導体とをさらに備
えたことを特徴とする上記（１）記載の集積回路構造
体。 （４）前記個別の集積回路チップはそれぞれ、電力を前
記個別の集積回路チップに供給するための電源バスに接
続できる一対の電力バス端子を有し、前記補助回路チッ
プは、前記電力バス端子に発生するノイズ・スパイクの
強さを低減するため、前記電力バス端子に接続されたデ
カップリング・コンデンサを有することを特徴とする上
記（１）記載の集積回路構造体。 （５）前記補助回路チップはさらに、集積回路構造体を
予め決められた最低温度より高い温度に保つ加熱抵抗を
有することを特徴とする上記（１）記載の集積回路構造
体。 （６）前記補助回路チップはさらに、集積回路構造体の
内部温度を検出する温度検出ダイオードを有することを
特徴とする上記（１）記載の集積回路構造体。 （７）印刷回路基板をさらに備え、前記個別の集積回路
チップのそれぞれの前記少なくとも一つの側壁、および
前記補助回路チップの前記少なくとも一つの側壁は前記
平行六面体形の構造体の一側面を形成するよう整列され
ており、前記構造体は前記印刷回路基板上に、前記平行
六面体形の構造体の一側面が、前記印刷回路基板の一側
面に直接隣接して配置されるように取り付けられている
ことを特徴とする上記（１）記載の集積回路構造体。 （８）少なくとも一つの追加の補助回路チップを備え、
前記複数の補助回路チップは、前記個別の集積回路チッ
プの間に間隔をおいて配置されていることを特徴とする
上記（１）記載の構造体。 （９）前記補助回路チップの少なくとも一つは、複数の
前記個別の集積回路チップの端子に接続された端子を有
することを特徴とする上記（８）記載の集積回路構造
体。 （１０）前記少なくとも一つの個別の集積回路チップの
前記少なくとも一つの側壁上の前記端子はメモリ・アド
レス端子から成ることを特徴とする上記（２）記載の集
積回路構造体。 （１１）前記少なくとも一つの個別の集積回路チップの
前記少なくとも一つの側壁上の前記端子はメモリ読み出
し／書き込み制御端子から成ることを特徴とする上記
（２）記載の集積回路構造体。 （１２）前記少なくとも一つの個別の集積回路チップの
前記少なくとも一つの側壁上の前記端子はメモリ・デー
タ書き込み端子から成ることを特徴とする上記（２）記
載の構造体。
【００２５】
【発明の効果】本発明により、低コスト化、小型化、な
らびに製造工程の簡素化を実現したメモリに最適な集積
回路構造体が得られる。
らびに製造工程の簡素化を実現したメモリに最適な集積
回路構造体が得られる。
【図１】基板上に取り付けた従来のメモリ・キューブを
示す斜視図である。
示す斜視図である。
【図２】本発明のメモリ・キューブの破断底面図であ
る。
る。
【図３】メモリ・チップに電気的に接続した、本発明の
補助集積回路チップを示す概略図である。
補助集積回路チップを示す概略図である。
１５１〜１５６ メモリ・チップ １６１，１６２ 補助集積回路チップ １７０〜１７９ パシベーション層 １８５，１８６ バス ２００ メモリ・アレー ２０１ デコーダ ２０２ アドレス線 ２０３ 制御線 ２０４ データ書き込み線 ２１０〜２１２ 終端ネットワーク
フロントページの続き (72)発明者 ジェイムス・アレクサンダー・マクドナ ルド アメリカ合衆国 ニューヨーク州 ニュ ーバーグ モナーク ドライブ 53 (72)発明者 ゴードン・ジェイ・ロビンス アメリカ合衆国 ニューヨーク州 ワッ ピンガーズ フォールズ ルージー ロ ード アールディー ナンバー７ (72)発明者 マドヘイヴン・スワミナサン アメリカ合衆国 ニューヨーク州 ワッ ピンガーズ フォールズ スカーボロウ レーン 32ビー (72)発明者 グレゴリー・マーティン・ウィルキンス アメリカ合衆国 ニューヨーク州 ポウ キープシ サウス ロード 363 ユニ ット イー−７ (56)参考文献 特開 平５−55450（ＪＰ，Ａ)
Claims (12)
- 【請求項１】複数の個別の集積回路チップを備え、これ
らチップのそれぞれには複数の能動回路デバイスと、前
記個別の集積回路チップ上で終端する複数の入力線とが
組み込まれており、 複数のライン終端回路が組み込まれた集積回路チップを
有する少なくとも一つの補助回路チップを備え、 前記個別の集積回路チップと前記少なくとも一つの補助
回路チップとは、ほぼ同一の物理的寸法を有し、それぞ
れ対向する２つの端部壁を有し、互いに隣接して配置さ
れ、前記端部壁に沿って接合されて、ほぼ平行六面体の
形の構造体を形成し、 前記個別の集積回路チップはそれぞれ、少なくとも一つ
の側壁と、少なくとも一つの前記個別の集積回路チップ
の前記少なくとも一つの側壁上にあり、前記少なくとも
一つの個別の集積回路チップ内の前記能動回路デバイス
に接続された端子とを備え、 前記少なくとも一つの補助回路チップは、少なくとも一
つの側壁と、前記少なくとも一つの補助回路チップの前
記少なくとも一つの側壁上にあり、前記ライン終端回路
に接続された端子とを備え、 前記少なくとも一つの補助回路チップの前記少なくとも
一つの側壁上の前記端子と、前記少なくとも一つの前記
個別の集積回路チップの前記少なくとも一つの側壁上の
前記端子との間に接続された相互接続導体を備えた集積
回路構造体。 - 【請求項２】前記能動回路デバイスは、複数のデータ記
憶デバイスを有する集積回路メモリから成ることを特徴
とする請求項１記載の集積回路構造体。 - 【請求項３】前記複数の個別の集積回路チップのそれぞ
れについての前記少なくとも一つの側壁上の前記端子と
前記少なくとも一つの補助回路チップの前記少なくとも
一つの側壁上の端子との間にも相互接続導体を備えたこ
とを特徴とする請求項１記載の集積回路構造体。 - 【請求項４】前記個別の集積回路チップはそれぞれ、電
力を前記個別の集積回路チップに供給するための電源バ
スに接続できる一対の電力バス端子を有し、前記少なく
とも一つの補助回路チップは、前記電力バス端子に発生
するノイズ・スパイクの強さを低減するため、前記電力
バス端子に接続されたデカップリング・コンデンサを有
することを特徴とする請求項１記載の集積回路構造体。 - 【請求項５】前記少なくとも一つの補助回路チップはさ
らに、集積回路構造体を予め決められた最低温度より高
い温度に保つ加熱抵抗を有することを特徴とする請求項
１記載の集積回路構造体。 - 【請求項６】前記少なくとも一つの補助回路チップはさ
らに、集積回路構造体の内部温度を検出する温度検出ダ
イオードを有することを特徴とする請求項１記載の集積
回路構造体。 - 【請求項７】印刷回路基板をさらに備え、前記個別の集
積回路チップのそれぞれの前記少なくとも一つの側壁、
および前記少なくとも一つの補助回路チップの前記少な
くとも一つの側壁は前記平行六面体形の構造体の一側面
を形成するよう整列されており、前記構造体は前記印刷
回路基板上に、前記平行六面体形の構造体の一側面が、
前記印刷回路基板の一側面に直接隣接して配置されるよ
うに取り付けられていることを特徴とする請求項１記載
の集積回路構造体。 - 【請求項８】少なくとも一つの追加の補助回路チップを
備え、前記少なくとも一つの補助回路チップ及び前記少
なくとも一つの追加の補助回路チップは、前記個別の集
積回路チップの間に間隔をおいて配置されていることを
特徴とする請求項１記載の構造体。 - 【請求項９】前記少なくとも一つの補助回路チップ及び
前記少なくとも一つの追加の補助回路チップのうちの少
なくとも一つは、複数の前記個別の集積回路チップの端
子に接続された端子を有することを特徴とする請求項８
記載の集積回路構造体。 - 【請求項１０】前記少なくとも一つの個別の集積回路チ
ップの前記少なくとも一つの側壁上の前記端子はメモリ
・アドレス端子から成ることを特徴とする請求項２記載
の集積回路構造体。 - 【請求項１１】前記少なくとも一つの個別の集積回路チ
ップの前記少なくとも一つの側壁上の前記端子はメモリ
読み出し／書き込み制御端子から成ることを特徴とする
請求項２記載の集積回路構造体。 - 【請求項１２】前記少なくとも一つの個別の集積回路チ
ップの前記少なくとも一つの側壁上の前記端子はメモリ
・データ書き込み端子から成ることを特徴とする請求項
２記載の集積回路構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/146,845 US5523619A (en) | 1993-11-03 | 1993-11-03 | High density memory structure |
| US146845 | 1993-11-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176685A JPH07176685A (ja) | 1995-07-14 |
| JP2577536B2 true JP2577536B2 (ja) | 1997-02-05 |
Family
ID=22519225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6206503A Expired - Fee Related JP2577536B2 (ja) | 1993-11-03 | 1994-08-31 | 集積回路構造体 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5523619A (ja) |
| EP (1) | EP0656658A1 (ja) |
| JP (1) | JP2577536B2 (ja) |
Families Citing this family (78)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567654A (en) * | 1994-09-28 | 1996-10-22 | International Business Machines Corporation | Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging |
| US5778522A (en) * | 1996-05-20 | 1998-07-14 | Staktek Corporation | Method of manufacturing a high density integrated circuit module with complex electrical interconnect rails having electrical interconnect strain relief |
| US6008538A (en) | 1996-10-08 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus providing redundancy for fabricating highly reliable memory modules |
| US5892287A (en) * | 1997-08-18 | 1999-04-06 | Texas Instruments | Semiconductor device including stacked chips having metal patterned on circuit surface and on edge side of chip |
| US6096576A (en) | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| US6303986B1 (en) | 1998-07-29 | 2001-10-16 | Silicon Light Machines | Method of and apparatus for sealing an hermetic lid to a semiconductor die |
| AU3581300A (en) * | 1999-01-08 | 2000-07-24 | Emisphere Technologies, Inc. | Polymeric delivery agents and delivery agent compounds |
| US6323060B1 (en) | 1999-05-05 | 2001-11-27 | Dense-Pac Microsystems, Inc. | Stackable flex circuit IC package and method of making same |
| US6572387B2 (en) | 1999-09-24 | 2003-06-03 | Staktek Group, L.P. | Flexible circuit connector for stacked chip module |
| EP1089261B1 (en) * | 1999-10-01 | 2006-05-17 | STMicroelectronics S.r.l. | A method of producing suspended elements for electrical connection between two portions of a micro-mechanism which can move relative to one another |
| US6329690B1 (en) | 1999-10-22 | 2001-12-11 | International Business Machines Corporation | Method and apparatus to match semiconductor device performance |
| US6262895B1 (en) | 2000-01-13 | 2001-07-17 | John A. Forthun | Stackable chip package with flex carrier |
| US6407929B1 (en) * | 2000-06-29 | 2002-06-18 | Intel Corporation | Electronic package having embedded capacitors and method of fabrication therefor |
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