JP2830793B2 - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- chip
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
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- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
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Description
【０００１】
【発明の属する技術分野】本発明はマルチチップモジュ
ールに関し、特に、動作高速化を実現できる構造のマル
チチップモジュールに関する。
ールに関し、特に、動作高速化を実現できる構造のマル
チチップモジュールに関する。
【０００２】
【従来の技術】マルチチップモジュール（Multi-chip M
odule ；以下、ＭＣＭという）は、回路基板上に複数の
ベアチップを高密度に搭載し、チップ間の接続を回路基
板上の配線を介して行う実装方式である。基板材料とし
ては、シリコン、金属、セラミックスおよび樹脂基板な
どが用いられており、チップの接続方式としては、ワイ
ヤボンディング方式、フリップチップ方式、ＴＡＢ方式
等が採用されている。
odule ；以下、ＭＣＭという）は、回路基板上に複数の
ベアチップを高密度に搭載し、チップ間の接続を回路基
板上の配線を介して行う実装方式である。基板材料とし
ては、シリコン、金属、セラミックスおよび樹脂基板な
どが用いられており、チップの接続方式としては、ワイ
ヤボンディング方式、フリップチップ方式、ＴＡＢ方式
等が採用されている。
【０００３】ＭＣＭは、高密度実装方式であり配線長を
短縮して配線遅延を減少させる実装方式であるが、近
年、ＭＣＭでの配線遅延がシステム全体の性能を制限す
ることが問題とされるようになってきている。これは、
ＭＣＭで実現されるシステムが大規模化することによっ
て回路基板の配線長が増大する一方で、搭載するＶＬＳ
Ｉの微細化、高集積化が進み、さらにクロックの高速化
および信号レベルの低振幅化等が進められたことによ
り、顕在化した問題である。
短縮して配線遅延を減少させる実装方式であるが、近
年、ＭＣＭでの配線遅延がシステム全体の性能を制限す
ることが問題とされるようになってきている。これは、
ＭＣＭで実現されるシステムが大規模化することによっ
て回路基板の配線長が増大する一方で、搭載するＶＬＳ
Ｉの微細化、高集積化が進み、さらにクロックの高速化
および信号レベルの低振幅化等が進められたことによ
り、顕在化した問題である。
【０００４】その技術的対策は、関係技術者にとっては
大きな関心事であり、最も問題が顕在化するクロックバ
スの配線を中心に、様々な提案がなされている。図８
は、１９９４年６月９日〜１１日に開催された「１９９
４年シンポジウムオンＶＬＳＩサーキット」学会（1994
Symposium on VLSI Circuits）において、「アクテ
イブ回路基板型ＭＣＭシステム（An Active Substrate
MCM System）」と題して報告されたＭＣＭの断面図であ
る（以下、これを第１の従来例という）。この方式で
は、アクティブ回路基板と称せられる回路基板内に増幅
回路を作り込みこれをチップ間を接続する配線内に挿入
することにより配線遅延の抑制を図っている。
大きな関心事であり、最も問題が顕在化するクロックバ
スの配線を中心に、様々な提案がなされている。図８
は、１９９４年６月９日〜１１日に開催された「１９９
４年シンポジウムオンＶＬＳＩサーキット」学会（1994
Symposium on VLSI Circuits）において、「アクテ
イブ回路基板型ＭＣＭシステム（An Active Substrate
MCM System）」と題して報告されたＭＣＭの断面図であ
る（以下、これを第１の従来例という）。この方式で
は、アクティブ回路基板と称せられる回路基板内に増幅
回路を作り込みこれをチップ間を接続する配線内に挿入
することにより配線遅延の抑制を図っている。
【０００５】図８に示されるように、シリコンウェハを
用いて形成された回路基板１には増幅回路７が形成され
ており、その上に配線層（クロックバス、信号用配線等
が形成されている）１８が形成されている。増幅回路７
は絶縁分離層１７によって分離された、埋め込み層１６
上の半導体層内にバイポーラトランジスタを用いて形成
されている。回路基板１上にＣＭＯＳ構成のＭＰＵ２、
メモリ３などの半導体集積回路チップが搭載されてお
り、チップ−配線層１８間はボンディングワイヤ１５に
より接続されている。増幅回路７は、配線層１８を介し
てチップ間に接続されている。ここで、各増幅回路７
は、信号送出側チップの近くに形成されている。
用いて形成された回路基板１には増幅回路７が形成され
ており、その上に配線層（クロックバス、信号用配線等
が形成されている）１８が形成されている。増幅回路７
は絶縁分離層１７によって分離された、埋め込み層１６
上の半導体層内にバイポーラトランジスタを用いて形成
されている。回路基板１上にＣＭＯＳ構成のＭＰＵ２、
メモリ３などの半導体集積回路チップが搭載されてお
り、チップ−配線層１８間はボンディングワイヤ１５に
より接続されている。増幅回路７は、配線層１８を介し
てチップ間に接続されている。ここで、各増幅回路７
は、信号送出側チップの近くに形成されている。
【０００６】図８に示すＭＣＭの等価回路を図９に示
す。図９に示されるように、ＭＰＵ２内の内部回路１１
において形成された信号（データ）は、インターフェー
ス回路９ａを介してチップ外に送出され、信号用配線６
ａを介してメモリ３に伝達される。信号はインターフェ
ース回路１０ａを介して内部回路１２に取り込まれここ
で処理される。メモリ３の内部回路１２において形成さ
れた信号はインターフェース回路９ｂ、回路基板に形成
された増幅回路７ｂ、信号用配線６ｂおよびＭＰＵ２の
インターフェース回路１０ｂを介してＭＰＵ２内の内部
回路１１内に送り込まれる。このように配線内に増幅回
路を挿入することにより回路駆動能力が増強され配線遅
延は緩和される。
す。図９に示されるように、ＭＰＵ２内の内部回路１１
において形成された信号（データ）は、インターフェー
ス回路９ａを介してチップ外に送出され、信号用配線６
ａを介してメモリ３に伝達される。信号はインターフェ
ース回路１０ａを介して内部回路１２に取り込まれここ
で処理される。メモリ３の内部回路１２において形成さ
れた信号はインターフェース回路９ｂ、回路基板に形成
された増幅回路７ｂ、信号用配線６ｂおよびＭＰＵ２の
インターフェース回路１０ｂを介してＭＰＵ２内の内部
回路１１内に送り込まれる。このように配線内に増幅回
路を挿入することにより回路駆動能力が増強され配線遅
延は緩和される。
【０００７】図１０は、第２の従来例を示す回路接続図
である。この従来例では、回路基板上の配線はそのまま
として、半導体集積回路チップの駆動能力を高めること
によって配線遅延を抑制している。すなわち、信号送出
側のインターフェース回路９ａ、９ｂに、ＢｉＣＭＯＳ
と呼ばれる駆動能力の高い回路を用い、これにより信号
用配線６ａ、６ｂを駆動する。
である。この従来例では、回路基板上の配線はそのまま
として、半導体集積回路チップの駆動能力を高めること
によって配線遅延を抑制している。すなわち、信号送出
側のインターフェース回路９ａ、９ｂに、ＢｉＣＭＯＳ
と呼ばれる駆動能力の高い回路を用い、これにより信号
用配線６ａ、６ｂを駆動する。
【０００８】図１１は、１９９４年４月に開催された
「低電力設計に関する国際ワークショップ」（Internat
ional Workshop on Power Design）において「マルチ
チップモジュールのエリアパッド接続を基礎とするロー
パワークロックの分配（Low Power Clock Distribution
Based on Area Pad Interconnect for Multi-chip Mod
ule ）」として報告された例の平面図である（以下、こ
れを第３の従来例という）。この従来例では、エリアア
レイ型フリップチップが用いられる。図１１に示される
ように、最速の信号であるクロックを伝達するクロック
バス５は回路基板１上に直線的に形成されており、この
回路基板上に、エリアアレイ型のＭＰＵ２、メモリ３、
ＡＳＩＣ４等のチップが搭載されている。この従来例で
は、エリアアレイ型フリップチップを用いたことによ
り、半導体集積回路チップでの配線長を短くするととも
に、回路基板上での配線を直線的に形成することによ
り、トータルの配線長を最短で構成できるようにしてい
る。
「低電力設計に関する国際ワークショップ」（Internat
ional Workshop on Power Design）において「マルチ
チップモジュールのエリアパッド接続を基礎とするロー
パワークロックの分配（Low Power Clock Distribution
Based on Area Pad Interconnect for Multi-chip Mod
ule ）」として報告された例の平面図である（以下、こ
れを第３の従来例という）。この従来例では、エリアア
レイ型フリップチップが用いられる。図１１に示される
ように、最速の信号であるクロックを伝達するクロック
バス５は回路基板１上に直線的に形成されており、この
回路基板上に、エリアアレイ型のＭＰＵ２、メモリ３、
ＡＳＩＣ４等のチップが搭載されている。この従来例で
は、エリアアレイ型フリップチップを用いたことによ
り、半導体集積回路チップでの配線長を短くするととも
に、回路基板上での配線を直線的に形成することによ
り、トータルの配線長を最短で構成できるようにしてい
る。
【０００９】
【発明が解決しようとする課題】上述した第１の従来例
（図８、図９）では、アクティブ素子を回路基板内に作
り込む必要があるため、回路基板製造コストが高い、
回路基板材料がシリコンウェハに限定される、という
問題点があった。アクティブ回路基板の製造コストが高
い最大の理由は、アクティブ素子を製造するプロセスコ
ストが高いためである。製造プロセスコストは、プロセ
スステップ数に依存し、アクティブ素子数には依存しな
い。すなわち、回路基板の極く一部に極く簡単な駆動回
路を形成する場合も、基板乃至チップ内に可能な限り多
くのアクティブ素子を作り込む場合も、原則的には、同
一プロセスコストを要する。
（図８、図９）では、アクティブ素子を回路基板内に作
り込む必要があるため、回路基板製造コストが高い、
回路基板材料がシリコンウェハに限定される、という
問題点があった。アクティブ回路基板の製造コストが高
い最大の理由は、アクティブ素子を製造するプロセスコ
ストが高いためである。製造プロセスコストは、プロセ
スステップ数に依存し、アクティブ素子数には依存しな
い。すなわち、回路基板の極く一部に極く簡単な駆動回
路を形成する場合も、基板乃至チップ内に可能な限り多
くのアクティブ素子を作り込む場合も、原則的には、同
一プロセスコストを要する。
【００１０】このように、第１の従来例では、樹脂製基
板等の他の基板に比較して高価なシリコンウェハを使用
しかつ高価な（ステップ数の多い）チップ製造プロセス
を使用して製造するために、極めて高価な製品となって
しまう。また、基板材料がシリコンウェハに限定される
ことも製作面での障害になっている。現状では、基板材
料としては樹脂製のものが使用数量としては圧倒的に多
く、その次がセラミック基板である。シリコンウェハを
基板材料として採用するのは特殊なケースであるので、
現生産ラインとの整合性がよくない。
板等の他の基板に比較して高価なシリコンウェハを使用
しかつ高価な（ステップ数の多い）チップ製造プロセス
を使用して製造するために、極めて高価な製品となって
しまう。また、基板材料がシリコンウェハに限定される
ことも製作面での障害になっている。現状では、基板材
料としては樹脂製のものが使用数量としては圧倒的に多
く、その次がセラミック基板である。シリコンウェハを
基板材料として採用するのは特殊なケースであるので、
現生産ラインとの整合性がよくない。
【００１１】ＢｉＣＭＯＳ回路を使用する第２の従来例
は、広く採用されているＭＯＳあるいはＣＭＯＳ集積回
路に対し新たな工数を必要とするものでありチップコス
トが上昇するという問題点がある。また、この従来例
は、電源電圧の高い従前の回路では有効であったあった
ものの、バイポーラデバイスの駆動能力が低電圧化とと
もに損なわれていくことを考えると、電源電圧の低電圧
化のトレンドにそぐわない技術であり、今後適用分野が
狭まっていく、将来性に乏しい手法である。
は、広く採用されているＭＯＳあるいはＣＭＯＳ集積回
路に対し新たな工数を必要とするものでありチップコス
トが上昇するという問題点がある。また、この従来例
は、電源電圧の高い従前の回路では有効であったあった
ものの、バイポーラデバイスの駆動能力が低電圧化とと
もに損なわれていくことを考えると、電源電圧の低電圧
化のトレンドにそぐわない技術であり、今後適用分野が
狭まっていく、将来性に乏しい手法である。
【００１２】さらに、エリアアレイ型のフリップチップ
を使用する第３の従来例では、最速の信号を伝送する配
線を直線的に敷設するものであるため、配線の自由度が
ひくくなり高密度配線が実現しにくくなるという問題点
があった。また、エリアアレイ型のフリップチップはカ
スタムメードになるため高価になるという欠点があっ
た。本発明は、従来技術のこのような問題点に鑑みてな
されたものであって、その目的は、基板材料が限定され
ることなく、また特殊なプロセスを使用することなく、
必要な信号を増幅・再生できるようにして、高速で高性
能のＭＣＭを安価に提供しうるようにすることである。
を使用する第３の従来例では、最速の信号を伝送する配
線を直線的に敷設するものであるため、配線の自由度が
ひくくなり高密度配線が実現しにくくなるという問題点
があった。また、エリアアレイ型のフリップチップはカ
スタムメードになるため高価になるという欠点があっ
た。本発明は、従来技術のこのような問題点に鑑みてな
されたものであって、その目的は、基板材料が限定され
ることなく、また特殊なプロセスを使用することなく、
必要な信号を増幅・再生できるようにして、高速で高性
能のＭＣＭを安価に提供しうるようにすることである。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めの本発明によるマルチチップモジュールは、回路基板
（１）上に少なくとも第１、第２および第３の半導体集
積回路チップ（２、３、４）が搭載され、回路基板に形
成された配線（５、６）によってこれらの半導体集積回
路チップ間が相互に接続されているものであって、第１
および第２の半導体集積回路チップ（２、３）間の接続
配線間に第３の半導体集積回路チップ（４）内に独立し
て形成された増幅回路（７）が挿入されていることを特
徴としている。
めの本発明によるマルチチップモジュールは、回路基板
（１）上に少なくとも第１、第２および第３の半導体集
積回路チップ（２、３、４）が搭載され、回路基板に形
成された配線（５、６）によってこれらの半導体集積回
路チップ間が相互に接続されているものであって、第１
および第２の半導体集積回路チップ（２、３）間の接続
配線間に第３の半導体集積回路チップ（４）内に独立し
て形成された増幅回路（７）が挿入されていることを特
徴としている。
【００１４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の一実施例を
示す平面図であり、図２はその断面図である。図１に示
されるように、回路基板１（例えば、サイズ縦４０ｍｍ
×横６０ｍｍ）の中央部付近に、マイクロプロセッサ
（以下、ＭＰＵと記す）２が配置され、その両側に高速
型のメモリ（例えばＳＲＡＭによるキャッシュメモリ）
３ａ〜３ｆが配置されている。ここで、一方側（例えば
図中の３ａ、３ｂ、３ｃ）にはインストラクション用途
に使用されるメモリが、他方側（例えば図中の３ｄ、３
ｅ、３ｆ）にはデータ用途に使用されるメモリが配置さ
れる。
て図面を参照して説明する。図１は本発明の一実施例を
示す平面図であり、図２はその断面図である。図１に示
されるように、回路基板１（例えば、サイズ縦４０ｍｍ
×横６０ｍｍ）の中央部付近に、マイクロプロセッサ
（以下、ＭＰＵと記す）２が配置され、その両側に高速
型のメモリ（例えばＳＲＡＭによるキャッシュメモリ）
３ａ〜３ｆが配置されている。ここで、一方側（例えば
図中の３ａ、３ｂ、３ｃ）にはインストラクション用途
に使用されるメモリが、他方側（例えば図中の３ｄ、３
ｅ、３ｆ）にはデータ用途に使用されるメモリが配置さ
れる。
【００１５】ＭＰＵ２および高速用のメモリ３には、ロ
ーコストと入手の容易さのために、汎用チップが使用さ
れるのが普通である。通常は、それだけではなく、回路
機能の差別化のために、カスタム設計の特定用途向けＩ
Ｃ（Application Specific IC ；以下、ＡＳＩＣと記
す）４がこれらに組み合わせて用いられる。ＡＳＩＣ４
は設計によりさまざまな内容になるが、基本的には、５
００キロゲート以内のロジック型半導体集積回路が使用
される。ＭＰＵ２、メモリ３およびＡＳＩＣ４の各チッ
プはクロックバス５（５ａ〜５ｆ）および信号用配線６
（６ａ〜６ｆ）で連結される。回路基板１上でクロック
バス５は、最も長くかつ高速な信号を伝搬する配線の一
つである。また、ＭＰＵ２とメモリ３とを接続する信号
用配線６にも、長くてかつ高速な信号を伝搬するものが
存在する。
ーコストと入手の容易さのために、汎用チップが使用さ
れるのが普通である。通常は、それだけではなく、回路
機能の差別化のために、カスタム設計の特定用途向けＩ
Ｃ（Application Specific IC ；以下、ＡＳＩＣと記
す）４がこれらに組み合わせて用いられる。ＡＳＩＣ４
は設計によりさまざまな内容になるが、基本的には、５
００キロゲート以内のロジック型半導体集積回路が使用
される。ＭＰＵ２、メモリ３およびＡＳＩＣ４の各チッ
プはクロックバス５（５ａ〜５ｆ）および信号用配線６
（６ａ〜６ｆ）で連結される。回路基板１上でクロック
バス５は、最も長くかつ高速な信号を伝搬する配線の一
つである。また、ＭＰＵ２とメモリ３とを接続する信号
用配線６にも、長くてかつ高速な信号を伝搬するものが
存在する。
【００１６】本実施例では、図１に示されるように、上
記配線の中で、回路機能の性能に制限を与える配線を、
ＡＳＩＣ４に設けた増幅回路７を経由するように、レイ
アウト（チップを配置）する。増幅回路７のチップ内で
の配置および回路構成については後述するが、素子数の
少ない簡単なものであり、増幅回路７を設けたことによ
りＡＳＩＣ４が特に高価になることはない。
記配線の中で、回路機能の性能に制限を与える配線を、
ＡＳＩＣ４に設けた増幅回路７を経由するように、レイ
アウト（チップを配置）する。増幅回路７のチップ内で
の配置および回路構成については後述するが、素子数の
少ない簡単なものであり、増幅回路７を設けたことによ
りＡＳＩＣ４が特に高価になることはない。
【００１７】図２は、図１の接続状態を示す断面図であ
る。回路基板１としては、厚さ０．５〜１．５ｍｍのセ
ラミックを使用し、その主表面にポリイミド／Ａｕ系の
多層配線を形成したものを用いた。配線は電解メッキ法
で２〜５μｍの膜厚に、ポリイミドは５〜１５μｍの膜
厚に形成した。しかし、本発明においては、基板材料や
配線材料は特に限定されるものではなく、シリコン、金
属、樹脂のいずれの材料を用いてもよく、また配線も、
ＳｉＯ2 ／メタル系、ＢＣＢ（ベンゾシクロブテン樹
脂）／メタル（Ｃｕ）系多層配線等を使用することがで
きる。ＳｉＯ2 ／メタル系を採用する場合には、スパッ
タ法によりＡｌを１〜３μｍの膜厚に形成し、また、Ｃ
ＶＤ法によりＳｉＯ2 膜を０．５〜１．５μｍの膜厚に
形成して多層配線を形成する。
る。回路基板１としては、厚さ０．５〜１．５ｍｍのセ
ラミックを使用し、その主表面にポリイミド／Ａｕ系の
多層配線を形成したものを用いた。配線は電解メッキ法
で２〜５μｍの膜厚に、ポリイミドは５〜１５μｍの膜
厚に形成した。しかし、本発明においては、基板材料や
配線材料は特に限定されるものではなく、シリコン、金
属、樹脂のいずれの材料を用いてもよく、また配線も、
ＳｉＯ2 ／メタル系、ＢＣＢ（ベンゾシクロブテン樹
脂）／メタル（Ｃｕ）系多層配線等を使用することがで
きる。ＳｉＯ2 ／メタル系を採用する場合には、スパッ
タ法によりＡｌを１〜３μｍの膜厚に形成し、また、Ｃ
ＶＤ法によりＳｉＯ2 膜を０．５〜１．５μｍの膜厚に
形成して多層配線を形成する。
【００１８】配線層の所定の配線に、ＭＰＵ２、メモリ
３およびＡＳＩＣ４の端子をそれぞれに接続する。本実
施例では、各チップにはバンプ８が形成されており、こ
れにより配線との接続が行われている。ＡＳＩＣ４の中
に形成された増幅回路７は、ＭＰＵ２とメモリ３を接続
するクロックバス５および信号配線６の途中に挿入され
ており、クロックあるいは信号（データ）は増幅回路７
を経由することで増幅・再生されるようになっている。
なお、増幅回路７は、可能なかぎり信号送出側チップの
近傍に配置されるようになされる。本実施例において
は、フリップチップ方式でチップを基板上に搭載してい
るがこの方式によれば、チップ−配線間の配線距離を短
くすることができるとともに配線抵抗を低く抑えること
ができ、回路の高速動作化をより有利に実現することが
できる。
３およびＡＳＩＣ４の端子をそれぞれに接続する。本実
施例では、各チップにはバンプ８が形成されており、こ
れにより配線との接続が行われている。ＡＳＩＣ４の中
に形成された増幅回路７は、ＭＰＵ２とメモリ３を接続
するクロックバス５および信号配線６の途中に挿入され
ており、クロックあるいは信号（データ）は増幅回路７
を経由することで増幅・再生されるようになっている。
なお、増幅回路７は、可能なかぎり信号送出側チップの
近傍に配置されるようになされる。本実施例において
は、フリップチップ方式でチップを基板上に搭載してい
るがこの方式によれば、チップ−配線間の配線距離を短
くすることができるとともに配線抵抗を低く抑えること
ができ、回路の高速動作化をより有利に実現することが
できる。
【００１９】図３は、図１、図２に示した本実施例回路
の回路構成図である。ＭＰＵ２−メモリ３間の信号授受
の行われる回路接続のみを記載したものであり、クロッ
クバス５等他の回路接続は省略されている。ＭＰＵ２の
内部回路１１から送出信号がインターフェース回路９ａ
に送られ、さらに、回路基板上の信号用配線６ａに送ら
れる。メモリ３に送られる途中で、信号はＡＳＩＣ４ａ
に取り込まれ、増幅回路７ａにより、増幅再生され、信
号用配線６ａに戻され、メモリ３に送られる。
の回路構成図である。ＭＰＵ２−メモリ３間の信号授受
の行われる回路接続のみを記載したものであり、クロッ
クバス５等他の回路接続は省略されている。ＭＰＵ２の
内部回路１１から送出信号がインターフェース回路９ａ
に送られ、さらに、回路基板上の信号用配線６ａに送ら
れる。メモリ３に送られる途中で、信号はＡＳＩＣ４ａ
に取り込まれ、増幅回路７ａにより、増幅再生され、信
号用配線６ａに戻され、メモリ３に送られる。
【００２０】増幅回路７は、具体的には、ＡＳＩＣにお
いて用いらていれるデバイス要素をそのまま用いて構成
される。ここでは、ＡＳＩＣ４ａはＣＭＯＳ構成である
ため、増幅回路７ａとしてはＣＭＯＳインバータを２段
接続したものが用いられている。メモリ３に届いた信号
は、インターフェース回路１０ａを経由して内部回路１
２に取り込まれる。メモリ３からＭＰＵ２へ信号を伝達
する場合は、上記の逆を辿る。すなわち、内部回路１２
→インターフェース回路９ｂ→信号用配線６ｂ→増幅回
路７ｂ→信号用配線６ｂ→インターフェース回路１０ｂ
→内部回路１１と送られる。
いて用いらていれるデバイス要素をそのまま用いて構成
される。ここでは、ＡＳＩＣ４ａはＣＭＯＳ構成である
ため、増幅回路７ａとしてはＣＭＯＳインバータを２段
接続したものが用いられている。メモリ３に届いた信号
は、インターフェース回路１０ａを経由して内部回路１
２に取り込まれる。メモリ３からＭＰＵ２へ信号を伝達
する場合は、上記の逆を辿る。すなわち、内部回路１２
→インターフェース回路９ｂ→信号用配線６ｂ→増幅回
路７ｂ→信号用配線６ｂ→インターフェース回路１０ｂ
→内部回路１１と送られる。
【００２１】増幅回路７ｂも、増幅回路７ａと同様の回
路構成をもつ。ただし、同一のＡＳＩＣ内に形成されて
いる必要はなく、図３に示されるように、別のＡＳＩＣ
内に形成されていてもよい。なお、本実施例の場合、信
号用配線６ａ、６ｂの配線長は、２５ｍｍ程度であっ
た。
路構成をもつ。ただし、同一のＡＳＩＣ内に形成されて
いる必要はなく、図３に示されるように、別のＡＳＩＣ
内に形成されていてもよい。なお、本実施例の場合、信
号用配線６ａ、６ｂの配線長は、２５ｍｍ程度であっ
た。
【００２２】図４は、ＡＳＩＣ内に設けられた増幅回路
７の回路配置を示す平面図である。図４に示されるよう
に、増幅回路７はチップ内配線が短くなるように、ＡＳ
ＩＣ４の周辺領域１４内に形成され、ボンディング用の
パッド１３に、チップ内の配線で接続される。ここで、
増幅回路７を周辺領域１４内に設ける理由は、上記のよ
うに、チップ内配線長を短縮できることが第１の理由で
ある。その他に、例えばゲートアレイのように、予めデ
バイス要素を作り込んでおき、配線を追加して回路にす
るケースの場合、周辺領域１４内に形成されるインター
フェース回路用デバイス要素で、使用されていないもの
を利用して、インバータ回路を構成できることが挙げら
れる。そのケースでは、チップサイズは変わらない。増
幅回路を別に作り込む場合でも、デバイス要素数は少な
く、チップサイズへの影響は、通常、無視可能な程度で
ある。いずれにしても、ＡＳＩＣのコストを大きく増加
させることはない。
７の回路配置を示す平面図である。図４に示されるよう
に、増幅回路７はチップ内配線が短くなるように、ＡＳ
ＩＣ４の周辺領域１４内に形成され、ボンディング用の
パッド１３に、チップ内の配線で接続される。ここで、
増幅回路７を周辺領域１４内に設ける理由は、上記のよ
うに、チップ内配線長を短縮できることが第１の理由で
ある。その他に、例えばゲートアレイのように、予めデ
バイス要素を作り込んでおき、配線を追加して回路にす
るケースの場合、周辺領域１４内に形成されるインター
フェース回路用デバイス要素で、使用されていないもの
を利用して、インバータ回路を構成できることが挙げら
れる。そのケースでは、チップサイズは変わらない。増
幅回路を別に作り込む場合でも、デバイス要素数は少な
く、チップサイズへの影響は、通常、無視可能な程度で
ある。いずれにしても、ＡＳＩＣのコストを大きく増加
させることはない。
【００２３】図５は、ＡＳＩＣ４内に設けられた増幅回
路７の具体例を示す回路図である。信号用配線６を通し
て送られてきた信号は、パッド１３ａでＡＳＩＣ４に取
り込まれ、先ず、初段のＣＭＯＳインバータ回路に入力
され、続いて２段目のＣＭＯＳインバータに入力され
る。その出力は、パッド１３ｂを介して、チップの外部
に送り出され、信号用配線６に戻される。
路７の具体例を示す回路図である。信号用配線６を通し
て送られてきた信号は、パッド１３ａでＡＳＩＣ４に取
り込まれ、先ず、初段のＣＭＯＳインバータ回路に入力
され、続いて２段目のＣＭＯＳインバータに入力され
る。その出力は、パッド１３ｂを介して、チップの外部
に送り出され、信号用配線６に戻される。
【００２４】図６は、本発明の効果を示す測定データの
一例を示したものである。測定は、信号送出側チップの
インターフェース回路９ａ、９ｂでの出力（送出信号）
波形を基準にして、受信側チップのインターフェース回
路１０ａ、１０ｂの入力波形を、信号用配線６の途中に
増幅回路７を設けた場合と設けなかった場合について、
比較したものである。両者を比較して明らかなように、
増幅回路７を設けた方が、信号の立ち上がりが速くなっ
ている。
一例を示したものである。測定は、信号送出側チップの
インターフェース回路９ａ、９ｂでの出力（送出信号）
波形を基準にして、受信側チップのインターフェース回
路１０ａ、１０ｂの入力波形を、信号用配線６の途中に
増幅回路７を設けた場合と設けなかった場合について、
比較したものである。両者を比較して明らかなように、
増幅回路７を設けた方が、信号の立ち上がりが速くなっ
ている。
【００２５】図７は本発明の他の実施例を示す断面図で
ある。回路基板１の主表面に、クロックバス５および信
号用配線６（どちらも図中記載なし）を含む配線層１８
が形成されており、回路基板１上にＭＰＵ２、メモリ３
およびＡＳＩＣ４がＴＡＢ（Tape Automated Bonding）
方式により搭載されている。メモリ３は接着剤を介して
多段に積層されており、そのＴＡＢリードは積層されて
基板上の端子にボンディングされている。
ある。回路基板１の主表面に、クロックバス５および信
号用配線６（どちらも図中記載なし）を含む配線層１８
が形成されており、回路基板１上にＭＰＵ２、メモリ３
およびＡＳＩＣ４がＴＡＢ（Tape Automated Bonding）
方式により搭載されている。メモリ３は接着剤を介して
多段に積層されており、そのＴＡＢリードは積層されて
基板上の端子にボンディングされている。
【００２６】ＭＰＵ２とメモリ３間は、配線層１８に含
まれる配線、バスによって接続されるが、その内回路動
作上必要なものには、配線途中にＡＳＩＣ４内に形成さ
れた増幅回路が挿入されている。増幅回路の作用、機能
は先の実施例の場合と同様である。
まれる配線、バスによって接続されるが、その内回路動
作上必要なものには、配線途中にＡＳＩＣ４内に形成さ
れた増幅回路が挿入されている。増幅回路の作用、機能
は先の実施例の場合と同様である。
【００２７】以上の実施例では、チップの接続方式とし
て、フリップチップボンディング法、ＴＡＢ方式を用い
たものについて説明したが、本発明はこれらに限定され
るものではなく、ワイヤボンディング法や薄膜配線法
（ベース基板に形成された穴にチップをフェースアップ
状態で埋め込み、その上に薄膜法により配線を形成する
方式）を用いる場合にも本発明は適用できる。
て、フリップチップボンディング法、ＴＡＢ方式を用い
たものについて説明したが、本発明はこれらに限定され
るものではなく、ワイヤボンディング法や薄膜配線法
（ベース基板に形成された穴にチップをフェースアップ
状態で埋め込み、その上に薄膜法により配線を形成する
方式）を用いる場合にも本発明は適用できる。
【００２８】
【発明の効果】以上説明したように、本発明は、チップ
間を接続する配線内に第３のチップ内に形成された増幅
回路を挿入するものであるので、回路基板をローコスト
化することができるとともに、長い配線により伝達され
る高速な信号の増幅・再生を行って、高速動作化を進め
る上でネックになっている高速信号での駆動能力不足を
補強することが可能になる。そして、本発明により設け
られる増幅回路は簡単な回路構成であるため、チップ上
に新たに形成しても大きなコスト増を招くことはなく、
特に、ＡＳＩＣ等の周辺領域に用意されているバッファ
回路を用いて形成する場合には増幅回路を設けたことに
よってコスト増を招くことはない。したがって、本発明
によれば、高速で高性能のＭＣＭを安価に提供すること
が可能になる。
間を接続する配線内に第３のチップ内に形成された増幅
回路を挿入するものであるので、回路基板をローコスト
化することができるとともに、長い配線により伝達され
る高速な信号の増幅・再生を行って、高速動作化を進め
る上でネックになっている高速信号での駆動能力不足を
補強することが可能になる。そして、本発明により設け
られる増幅回路は簡単な回路構成であるため、チップ上
に新たに形成しても大きなコスト増を招くことはなく、
特に、ＡＳＩＣ等の周辺領域に用意されているバッファ
回路を用いて形成する場合には増幅回路を設けたことに
よってコスト増を招くことはない。したがって、本発明
によれば、高速で高性能のＭＣＭを安価に提供すること
が可能になる。
【図１】 本発明の一実施例を示す平面図である。
【図２】 本発明の一実施例を示す断面図である。
【図３】 本発明の一実施例における回路構成図であ
る。
る。
【図４】 本発明の一実施例において用いられるＡＳＩ
Ｃの平面図である。
Ｃの平面図である。
【図５】 本発明の一実施例において用いられる増幅回
路の具体例を示す回路図である。
路の具体例を示す回路図である。
【図６】 本発明の効果を説明するための信号電圧立ち
上がり波形図である。
上がり波形図である。
【図７】 本発明の他の実施例を示す断面図である。
【図８】 第１の従来例の断面図である。
【図９】 第１の従来例の回路構成図である。
【図１０】 第２の従来例の回路構成図である。
【図１１】 第３の従来例の平面図である。
１ 回路基板 ２ ＭＰＵ ３、３ａ〜３ｆ メモリ ４、４ａ、４ｂ ＡＳＩＣ ５、５ａ〜５ｆ クロックバス ６、６ａ〜６ｆ 信号用配線 ７、７ａ、７ｂ 増幅回路 ８ バンプ ９ａ、９ｂ、１０ａ、１０ｂ インターフェース回路 １１、１２ 内部回路 １３、１３ａ、１３ｂ パッド １４ 周辺領域 １５ ボンディングワイヤ １６ 埋め込み層 １７ 絶縁分離層 １８ 配線層
Claims (4)
- 【請求項１】 回路基板上に少なくとも第１、第２およ
び第３の半導体集積回路チップが搭載され、回路基板に
形成された配線によってこれらの半導体集積回路チップ
間が相互に接続されているマルチチップモジュールにお
いて、第１および第２の半導体集積回路チップ間の接続
配線間に第３の半導体集積回路チップ内に独立して形成
された増幅回路が挿入されていることを特徴とするマル
チチップモジュール。 - 【請求項２】 前記二つの半導体集積回路チップは汎用
性のある製品であり、前記第３の半導体集積回路チップ
は特定用途向け半導体集積回路（いわゆるＡＳＩＣ）と
して開発された製品であることを特徴とする請求項１記
載のマルチチップモジュール。 - 【請求項３】 前記増幅回路は、前記第３の半導体集積
回路チップの周辺領域に形成されていることを特徴とす
る請求項１または２記載のマルチチップモジュール。 - 【請求項４】 前記第３の半導体集積回路チップの前記
増幅回路と、前記回路基板の配線との接続は、金属バン
プを用いて行われていることを特徴とする請求項１記載
のマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23783595A JP2830793B2 (ja) | 1995-08-24 | 1995-08-24 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23783595A JP2830793B2 (ja) | 1995-08-24 | 1995-08-24 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0964269A JPH0964269A (ja) | 1997-03-07 |
| JP2830793B2 true JP2830793B2 (ja) | 1998-12-02 |
Family
ID=17021123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23783595A Expired - Fee Related JP2830793B2 (ja) | 1995-08-24 | 1995-08-24 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830793B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4674852B2 (ja) * | 2005-03-04 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN100369224C (zh) * | 2005-05-08 | 2008-02-13 | 薛萍 | 内置软硬件***的芯片及其制作方法 |
| US11824009B2 (en) | 2018-12-10 | 2023-11-21 | Preferred Networks, Inc. | Semiconductor device and data transferring method for semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04348280A (ja) * | 1991-05-24 | 1992-12-03 | Honda Motor Co Ltd | ヒータ内蔵ハイブリッドｉｃ |
| JP3318786B2 (ja) * | 1993-03-29 | 2002-08-26 | ソニー株式会社 | マルチチップモジュールの構造 |
-
1995
- 1995-08-24 JP JP23783595A patent/JP2830793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0964269A (ja) | 1997-03-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |