JP2925161B2 - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
- Publication number
- JP2925161B2 JP2925161B2 JP1104124A JP10412489A JP2925161B2 JP 2925161 B2 JP2925161 B2 JP 2925161B2 JP 1104124 A JP1104124 A JP 1104124A JP 10412489 A JP10412489 A JP 10412489A JP 2925161 B2 JP2925161 B2 JP 2925161B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- effect transistor
- field effect
- window
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000005669 field effect Effects 0.000 title claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 この発明は絶縁ゲート型電界効果トランジスタの構造
に関するものである。
に関するものである。
従来から絶縁ゲート型電界効果トランジスタとして、
電力用の縦型MOSFETやIGBTと呼ばれる半導体装置が知ら
れている。それらの構造例としてはポリシリコンをゲー
ト電極とし、そのポリシリコンゲート電極をマスクとし
てチャンネル領域、ソース領域を二重拡散セルフアライ
メント法により形成するものがある。第１図を用いて更
にこれを説明する。
電力用の縦型MOSFETやIGBTと呼ばれる半導体装置が知ら
れている。それらの構造例としてはポリシリコンをゲー
ト電極とし、そのポリシリコンゲート電極をマスクとし
てチャンネル領域、ソース領域を二重拡散セルフアライ
メント法により形成するものがある。第１図を用いて更
にこれを説明する。
第１図（ａ）は単位セルの平面構造図、（ｂ）は
（ａ）のＡ−Ａ′断面構造図、（ｃ）は（ａ）のＢ−
Ｂ′断面構造図である。図中１はエピタシアル法等によ
り形成されるシリコン基体であり、n-型のドレイン領
域、２はドレイン領域１の主表面からＰ型の不純物、例
えばボロンをイオン注入し、アニールならびに拡散処理
を行なったチャンネル領域、３はチャンネル領域２の内
部にドレイン領域１と同一の導電型によるｎ型の不純
物、例えばリンをイオン注入し、アニールならびに拡散
処理を行なったソース領域、４はゲート絶縁膜５を介し
て、チャンネル領域２上にドレイン領域１とソース領域
３にまたがるように設けたゲート電極であり、例えばポ
リシリコンにより形成される。チャンネル領域２に注入
したＰ型不純物はゲート電極４の四角形の窓６の周辺か
ら外側に拡散し、第１図（ａ）に示される外側の点線ま
で横方向拡散距離がのびる。又、図示しないレジストマ
スクにより注入したｎ型不純物によるソース領域３は第
１図（ａ）に示される内側の点線まで横方向拡散距離が
のびる。
（ａ）のＡ−Ａ′断面構造図、（ｃ）は（ａ）のＢ−
Ｂ′断面構造図である。図中１はエピタシアル法等によ
り形成されるシリコン基体であり、n-型のドレイン領
域、２はドレイン領域１の主表面からＰ型の不純物、例
えばボロンをイオン注入し、アニールならびに拡散処理
を行なったチャンネル領域、３はチャンネル領域２の内
部にドレイン領域１と同一の導電型によるｎ型の不純
物、例えばリンをイオン注入し、アニールならびに拡散
処理を行なったソース領域、４はゲート絶縁膜５を介し
て、チャンネル領域２上にドレイン領域１とソース領域
３にまたがるように設けたゲート電極であり、例えばポ
リシリコンにより形成される。チャンネル領域２に注入
したＰ型不純物はゲート電極４の四角形の窓６の周辺か
ら外側に拡散し、第１図（ａ）に示される外側の点線ま
で横方向拡散距離がのびる。又、図示しないレジストマ
スクにより注入したｎ型不純物によるソース領域３は第
１図（ａ）に示される内側の点線まで横方向拡散距離が
のびる。
しかして、ソース領域３はアルミニウムなどのソース
電極とオーム接触をするため、ｎ型不純物濃度を高くす
る必要があり、一方、チャンネル領域２の内、チャンネ
ル長さを決定する部分は優れた電気的特性を得るために
比較的、低い不純物濃度で、特に、オン抵抗及び入力容
量を小にするためにチャンネル領域を浅くする必要があ
る。従って、第１図（ａ）の内側の点線と外側の点線の
間で決定されるチャンネル長は設計値より短くなりがち
である。特に、窓６のコーナー部ではチャンネル領域の
不純物の横方向拡散が少なくなるためチャンネル長は辺
部のＤに比し、Ｃのごとく極端に短くなる。その結果、
しきい値電圧の低下、耐圧の低下、更にはドレイン遮断
電流の増大などの不具合を生じる。極端な場合にはショ
ート状態に近い不良が発生する。
電極とオーム接触をするため、ｎ型不純物濃度を高くす
る必要があり、一方、チャンネル領域２の内、チャンネ
ル長さを決定する部分は優れた電気的特性を得るために
比較的、低い不純物濃度で、特に、オン抵抗及び入力容
量を小にするためにチャンネル領域を浅くする必要があ
る。従って、第１図（ａ）の内側の点線と外側の点線の
間で決定されるチャンネル長は設計値より短くなりがち
である。特に、窓６のコーナー部ではチャンネル領域の
不純物の横方向拡散が少なくなるためチャンネル長は辺
部のＤに比し、Ｃのごとく極端に短くなる。その結果、
しきい値電圧の低下、耐圧の低下、更にはドレイン遮断
電流の増大などの不具合を生じる。極端な場合にはショ
ート状態に近い不良が発生する。
この発明は前記せる従来の絶縁ゲート型電界効果トラ
ンジスタの構造の欠点を解消するものであって、比較
的、簡単な製造工程により、チャンネル長の寸法の制御
が容易で、電気的特性の優れた絶縁ゲート型電界効果ト
ランジスタを提供することを目的とする。
ンジスタの構造の欠点を解消するものであって、比較
的、簡単な製造工程により、チャンネル長の寸法の制御
が容易で、電気的特性の優れた絶縁ゲート型電界効果ト
ランジスタを提供することを目的とする。
以上、この発明の実施例を第２図（ａ）〜（ｃ）及び
第３図（ａ）〜（ｆ）により説明する。第２図（ａ）は
単位セルの平面構造図、（ｂ）は（ａ）のＡ−Ａ′断面
構造図、（ｃ）は（ａ）のＢ−Ｂ′断面構造図であり、
第１図と同一符号は同一部分を示す。第２図（ａ）のご
とく、ソース領域はｎ型不純物の高濃度領域部３と低濃
度領域部３′に分け、ゲート電極の窓６の周辺には少な
くともコーナー部において低濃度領域部３′を存在さ
せ、窓６の周辺からゲート電極４の方向に向う横方向拡
散距離をコーナー部でイ。辺部でロのように点線で図示
したごとく形成する。従って窓６の周辺からゲート電極
４の方向に向う拡散距離は辺部では高濃度領域部３の存
在と相俟って長くロとなる。一方コーナー部では低濃度
領域部３′の存在と相俟って短くイとなる。従って横方
向拡散距離はイ＜ロとなり、コーナー部におけるチャン
ネル長の短縮をおさえ、辺部のチャンネル長Ｄとほぼ等
しいチャンネル長Ｃを形成し、前記せる従来の電界効果
トランジスタのもつ問題点を解決する。
第３図（ａ）〜（ｆ）により説明する。第２図（ａ）は
単位セルの平面構造図、（ｂ）は（ａ）のＡ−Ａ′断面
構造図、（ｃ）は（ａ）のＢ−Ｂ′断面構造図であり、
第１図と同一符号は同一部分を示す。第２図（ａ）のご
とく、ソース領域はｎ型不純物の高濃度領域部３と低濃
度領域部３′に分け、ゲート電極の窓６の周辺には少な
くともコーナー部において低濃度領域部３′を存在さ
せ、窓６の周辺からゲート電極４の方向に向う横方向拡
散距離をコーナー部でイ。辺部でロのように点線で図示
したごとく形成する。従って窓６の周辺からゲート電極
４の方向に向う拡散距離は辺部では高濃度領域部３の存
在と相俟って長くロとなる。一方コーナー部では低濃度
領域部３′の存在と相俟って短くイとなる。従って横方
向拡散距離はイ＜ロとなり、コーナー部におけるチャン
ネル長の短縮をおさえ、辺部のチャンネル長Ｄとほぼ等
しいチャンネル長Ｃを形成し、前記せる従来の電界効果
トランジスタのもつ問題点を解決する。
次いで、第３図（ａ）〜（ｆ）の製造工程例により、
本発明の構成を更に述べる。
本発明の構成を更に述べる。
以下に、第３図（ａ）から（ｆ）の順で簡単に説明す
る。
る。
（ａ） エピタキシアル成長させたシリコン基体１の主
表面にSiO2膜を形成し、窓開け後、これをマスクとして
B+のイオン注入、アニール、拡散を行なうことによりP+
域を形成する。
表面にSiO2膜を形成し、窓開け後、これをマスクとして
B+のイオン注入、アニール、拡散を行なうことによりP+
域を形成する。
（ｂ） ゲート酸化膜５及びポリシリコンゲート電極４
を形成し、次いでチャンネル領域２形成のための四角形
の窓開けを行なう。
を形成し、次いでチャンネル領域２形成のための四角形
の窓開けを行なう。
（ｃ） B+をイオン注入、アニール拡散を行ないチャン
ネル領域２を形成する。
ネル領域２を形成する。
（ｄ） ポリシリコンゲート電極４とレジスト７をマス
クとしてAs +イオン注入し、低濃度ソース領域部のため
のn-領域を形成する。
クとしてAs +イオン注入し、低濃度ソース領域部のため
のn-領域を形成する。
（ｅ） フォトレジスト７、８をマスクとしてAs +イオ
ンを注入し、高濃度ソース領域部のためのn+領域を形成
する。ただし、フォトレジストマスク８はポリシリコン
ゲート電極４の窓のコーナー部を遮へいするように設け
る。
ンを注入し、高濃度ソース領域部のためのn+領域を形成
する。ただし、フォトレジストマスク８はポリシリコン
ゲート電極４の窓のコーナー部を遮へいするように設け
る。
（ｆ） アニール拡散、層間絶縁膜９形成、コンタクト
ホール形成、アルミニウム電極10形成、及びパッシベー
ション膜11を形成する。
ホール形成、アルミニウム電極10形成、及びパッシベー
ション膜11を形成する。
このようにして製造した電界効果トランジスタは第４
図のVDSS（ドレイン・ソース電圧）−IDSS（ドレイン遮
断電流）特性図に示すように従来型の１に対し、２のご
とく、電圧値の上昇に伴う、ドレイン遮断電流の増加を
著しく改善した。前記の実施例ではポリシリコンゲート
電極の窓は四角形で形成しているが、六角形等、必要に
応じて、他の多角形を選択できる。又、窓のコーナー部
は若干、円弧状に角がとれた形状が一般である。
図のVDSS（ドレイン・ソース電圧）−IDSS（ドレイン遮
断電流）特性図に示すように従来型の１に対し、２のご
とく、電圧値の上昇に伴う、ドレイン遮断電流の増加を
著しく改善した。前記の実施例ではポリシリコンゲート
電極の窓は四角形で形成しているが、六角形等、必要に
応じて、他の多角形を選択できる。又、窓のコーナー部
は若干、円弧状に角がとれた形状が一般である。
なお、基体下面に更にＰ型領域をもった電導度変調形
の電界効果トランジスタに適用できることはもちろん、
導電型の等価的変換、部分的変形、あるいはその他の付
加についても本発明の要旨の範囲でなし得るものであ
る。この発明によれば、電界効果トランジスタの単位セ
ルについて、ゲート電極の窓の周辺からゲート電極４の
方向に向うへのソース領域の横方向拡散距離をコーナー
部の方を辺部より短く構成するので、チャンネル長の制
御、特にコーナー部が改善され、電気的特性の優れた絶
縁ゲート型電界効果トランジスタを得ることができ、そ
の産業上の効果、極めて大なるものである。
の電界効果トランジスタに適用できることはもちろん、
導電型の等価的変換、部分的変形、あるいはその他の付
加についても本発明の要旨の範囲でなし得るものであ
る。この発明によれば、電界効果トランジスタの単位セ
ルについて、ゲート電極の窓の周辺からゲート電極４の
方向に向うへのソース領域の横方向拡散距離をコーナー
部の方を辺部より短く構成するので、チャンネル長の制
御、特にコーナー部が改善され、電気的特性の優れた絶
縁ゲート型電界効果トランジスタを得ることができ、そ
の産業上の効果、極めて大なるものである。
第１図は従来の絶縁ゲート型電界効果トランジスタの構
造図で、（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、
（ｃ）はＢ−Ｂ′断面図であり、第２図は本発明の実施
例の構造図で、（ａ）は平面図、（ｂ）はＡ−Ａ′断面
図、（ｃ）はＢ−Ｂ′断面図である。又、第３図（ａ）
〜（ｆ）は本発明の実施例の製造工程図である。第４図
はVDSS（ドレイン・ソース電圧）−IDSS（ドレイン遮断
電流）特性図である。１はドレイン領域、２はチャンネ
ル領域、３はソース領域、３′はソース領域の低濃度領
域部、４はゲート電極、５はゲート絶縁膜、６は４の
窓、７、８はレジスト、９は層間膜、10はアルミニウム
電極、11はパッシベーション膜であり、Ｃ、Ｄ、イ、ロ
はそれぞれ指定の場所を示す。
造図で、（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、
（ｃ）はＢ−Ｂ′断面図であり、第２図は本発明の実施
例の構造図で、（ａ）は平面図、（ｂ）はＡ−Ａ′断面
図、（ｃ）はＢ−Ｂ′断面図である。又、第３図（ａ）
〜（ｆ）は本発明の実施例の製造工程図である。第４図
はVDSS（ドレイン・ソース電圧）−IDSS（ドレイン遮断
電流）特性図である。１はドレイン領域、２はチャンネ
ル領域、３はソース領域、３′はソース領域の低濃度領
域部、４はゲート電極、５はゲート絶縁膜、６は４の
窓、７、８はレジスト、９は層間膜、10はアルミニウム
電極、11はパッシベーション膜であり、Ｃ、Ｄ、イ、ロ
はそれぞれ指定の場所を示す。
Claims (1)
- 【請求項１】ドレイン領域となる第１導電型の半導体基
体に形成した第２導電型のチャンネル領域、該チャンネ
ル領域内に形成した第１導電型のソース領域、及び該チ
ャンネル領域上にゲート絶縁膜を介して、該ドレイン領
域と該ソース領域にまたがるように設けたゲート電極か
ら成り、該ゲート電極の多角形の窓内にソース電極をコ
ンタクトさせるようにした絶縁ゲート型電界効果トラン
ジスタにおいて、該ソース領域は第１導電型の高濃度領
域部と低濃度領域部を有し、且つ該ゲート電極の窓のコ
ーナー部において、該低濃度領域部を存在せしめ、該ゲ
ート電極の多角形の窓周辺からゲート電極の方向に向か
う、該第１導電型不純物の横方向拡散距離を、該窓の辺
部の高濃度領域に比し、該コーナー部の低濃度領域部の
方を短くしたことを特徴とする絶縁ゲート型電界効果ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104124A JP2925161B2 (ja) | 1989-04-24 | 1989-04-24 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104124A JP2925161B2 (ja) | 1989-04-24 | 1989-04-24 | 絶縁ゲート型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281758A JPH02281758A (ja) | 1990-11-19 |
| JP2925161B2 true JP2925161B2 (ja) | 1999-07-28 |
Family
ID=14372376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104124A Expired - Lifetime JP2925161B2 (ja) | 1989-04-24 | 1989-04-24 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925161B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1408542A3 (en) * | 1994-07-14 | 2009-01-21 | STMicroelectronics S.r.l. | High-speed MOS-technology power device integrated structure, and related manufacturing process |
| JP7126867B2 (ja) * | 2018-05-31 | 2022-08-29 | 新電元工業株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0232785B2 (ja) * | 1981-09-18 | 1990-07-23 | Sanyo Electric Co | Zetsuengeetodenkaikokahandotaisochinoseizohoho |
| JPS59149057A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS59149053A (ja) * | 1983-02-16 | 1984-08-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02150068A (ja) * | 1988-11-30 | 1990-06-08 | Fuji Electric Co Ltd | 二重拡散ｍｏｓｆｅｔ |
-
1989
- 1989-04-24 JP JP1104124A patent/JP2925161B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281758A (ja) | 1990-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100752799B1 (ko) | 횡형 박막 ｓｏｉ 디바이스 및 그 제조 방법 | |
| KR100423249B1 (ko) | 횡형 반도체장치 | |
| US5981343A (en) | Single feature size mos technology power device | |
| KR100854078B1 (ko) | 모스 게이트형 전력용 반도체소자 및 그 제조방법 | |
| US5057884A (en) | Semiconductor device having a structure which makes parasitic transistor hard to operate | |
| EP0696054A1 (en) | Process for the manufacturing of high-density MOS-technology power devices | |
| US20020125542A1 (en) | Semiconductor device having insulated gate bipolar transistor with dielectric isolation structure and method of manufacturing the same | |
| KR101332590B1 (ko) | 개선된 성능을 갖는 파워 반도체 장치 및 방법 | |
| JP2005286328A (ja) | トレンチｍｉｓデバイスの終端領域の作製プロセスおよび、ｍｉｓデバイスを含む半導体ダイとその形成方法 | |
| US10784337B2 (en) | MOSFET and a method for manufacturing the same | |
| US6030870A (en) | High density MOS technology power device | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| JPH08274335A (ja) | シリコンカーバイドｍｏｓｆｅｔ | |
| US5940721A (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| JPH0237777A (ja) | 縦型電界効果トランジスタ | |
| JP2925161B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP2808871B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JPH04273165A (ja) | 横形二重拡散ｍｏｓｆｅｔの製造方法 | |
| JPH0493083A (ja) | 半導体装置およびその製造方法 | |
| US6180981B1 (en) | Termination structure for semiconductor devices and process for manufacture thereof | |
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| US5049512A (en) | Method of forming a MOS field-effect transistor | |
| JPH0342874A (ja) | 半導体装置 | |
| JPH0637321A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよび製造方法 | |
| JP3048261B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080507 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term |