JPH0338066A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH0338066A JPH0338066A JP17274589A JP17274589A JPH0338066A JP H0338066 A JPH0338066 A JP H0338066A JP 17274589 A JP17274589 A JP 17274589A JP 17274589 A JP17274589 A JP 17274589A JP H0338066 A JPH0338066 A JP H0338066A
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- Japan
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- electrode
- substrate
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 14
- 238000009413 insulation Methods 0.000 claims 1
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- 229910052710 silicon Inorganic materials 0.000 abstract description 4
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタの表面層にベース電
流を供給するMOS F ETを内蔵した絶縁ゲート型
バイポーラトランジスタ (以下IGBTと記す)に関
する。
流を供給するMOS F ETを内蔵した絶縁ゲート型
バイポーラトランジスタ (以下IGBTと記す)に関
する。
バイポーラトランジスタのベース電流をMOSFETの
チャネルを介して供給するI GBTは、電圧II制御
が可能なため制御回路が簡単になるという利点をもつ、
第2図は従来のI GBTの縁部近傍の構造を示し、シ
リコン基板1にはpJIH,n。
チャネルを介して供給するI GBTは、電圧II制御
が可能なため制御回路が簡単になるという利点をもつ、
第2図は従来のI GBTの縁部近傍の構造を示し、シ
リコン基板1にはpJIH,n。
バッファ層12. n”層13の3層が形成され、n
層13の表面層にp 6N域14が、さらにその表面層
にn°ソソー領域15が形成されてl)+ rlr
p+ nの4層構造となっている。n−層13とn4
領域15の間のp 8N域14の上にはゲート絶縁11
16を介して、例えば多結晶シリコンからなるゲート1
7が設けられている。9層11にはドレイン電極2が、
9層14およびn″領域15にはソース電極3が、また
ゲー)ITにはゲート電極4が接触している。ソース電
極3とシリコン基板1およびゲート17との間には絶縁
層18が介在している。このI GBTのゲート電極4
に電圧を加えると、n−層13とn″領域15の間のp
jJl域14の表面にn形の反転層が生じ、ドレイン
電極2に正、ソース電極3に負の電圧を加えることによ
り、ドレイン電極2からソース電極3へ電流が流れる。
層13の表面層にp 6N域14が、さらにその表面層
にn°ソソー領域15が形成されてl)+ rlr
p+ nの4層構造となっている。n−層13とn4
領域15の間のp 8N域14の上にはゲート絶縁11
16を介して、例えば多結晶シリコンからなるゲート1
7が設けられている。9層11にはドレイン電極2が、
9層14およびn″領域15にはソース電極3が、また
ゲー)ITにはゲート電極4が接触している。ソース電
極3とシリコン基板1およびゲート17との間には絶縁
層18が介在している。このI GBTのゲート電極4
に電圧を加えると、n−層13とn″領域15の間のp
jJl域14の表面にn形の反転層が生じ、ドレイン
電極2に正、ソース電極3に負の電圧を加えることによ
り、ドレイン電極2からソース電極3へ電流が流れる。
このI GBTの基板の側面10はドレイン電極2と等
電位になり、pH域14と側面lOとの間の領域上には
耐圧構造が形成される。
電位になり、pH域14と側面lOとの間の領域上には
耐圧構造が形成される。
すなわち、側面10に向かって基板上に延びるゲート絶
縁層16およびm縁層1Bの上にソース電極3も延び、
フィールドプレートを形成している。
縁層16およびm縁層1Bの上にソース電極3も延び、
フィールドプレートを形成している。
(発明が解決しようとする課題)
このうよなI GBTのソース、ドレイン間に逆方向の
電流を流す場合は、第3図に示すようにゲート34を有
するIGBT31のソース33とドレイン32の間にフ
ァスト・リカバリ・ダイオード (以下FRDと記す)
35が接続される。しかし、このようなFRDを接続し
たI GBTモジュールは、IGBTおよびFRDの双
方のためのスペースが必要であった。
電流を流す場合は、第3図に示すようにゲート34を有
するIGBT31のソース33とドレイン32の間にフ
ァスト・リカバリ・ダイオード (以下FRDと記す)
35が接続される。しかし、このようなFRDを接続し
たI GBTモジュールは、IGBTおよびFRDの双
方のためのスペースが必要であった。
本発明の目的は、このうよにI GBTにFRDを並列
接続する場合の必要スペースを節減するために、同一半
導体基板にFRDを内蔵したIGBTを提供することに
ある。
接続する場合の必要スペースを節減するために、同一半
導体基板にFRDを内蔵したIGBTを提供することに
ある。
上記の目的を達成するために、本発明は、第一導電形の
第一層、第二導電形の高不純物濃度の第二層、第二導電
形の低不純物濃度の第三層が積層され、第三層の表面部
に第一導電形の第一領域、第一領域の表面部に第二導電
形の第二領域がそれぞれ設けられ、第一領域の第三層お
よび第三領域にはさまれた領域上にゲート絶縁層を介し
てゲートが備えられ、第一層にドレイン電極、第一およ
び第二領域にソース電極、ゲートにゲート電極がそれぞ
れ接触するIGBTにおいて、基板縁部側面に接してs
viの第三層側の表面から第二領域に達する第二導電形
の高不純物濃度の接続領域が形成され、その接続領域お
よび基板縁部に接触する電極が基板の第三層側の表面に
設けられたものとする。
第一層、第二導電形の高不純物濃度の第二層、第二導電
形の低不純物濃度の第三層が積層され、第三層の表面部
に第一導電形の第一領域、第一領域の表面部に第二導電
形の第二領域がそれぞれ設けられ、第一領域の第三層お
よび第三領域にはさまれた領域上にゲート絶縁層を介し
てゲートが備えられ、第一層にドレイン電極、第一およ
び第二領域にソース電極、ゲートにゲート電極がそれぞ
れ接触するIGBTにおいて、基板縁部側面に接してs
viの第三層側の表面から第二領域に達する第二導電形
の高不純物濃度の接続領域が形成され、その接続領域お
よび基板縁部に接触する電極が基板の第三層側の表面に
設けられたものとする。
(作用)
基板縁部は第一領域およびそれに接触するドレイン電極
と等電位になる。従って、基板縁部に第三層側の表面で
接触する電極もドレイン電極と等電位になる。第二領域
はこの電極と接続領域を介して接続される。従って、ソ
ース電極の接触する第一導電形の第一領域と第二導電形
の第二領域に隣゛接する同じ導電形の第三領域の間のP
N接合により、ソース電極とドレイン電極の間に接続さ
れるダイオードを形成する。このダイオードの第二導電
影領域は低不純物濃度の第三層の外側に高不純物濃度の
第二層を有するので、順電圧降下は小さい。
と等電位になる。従って、基板縁部に第三層側の表面で
接触する電極もドレイン電極と等電位になる。第二領域
はこの電極と接続領域を介して接続される。従って、ソ
ース電極の接触する第一導電形の第一領域と第二導電形
の第二領域に隣゛接する同じ導電形の第三領域の間のP
N接合により、ソース電極とドレイン電極の間に接続さ
れるダイオードを形成する。このダイオードの第二導電
影領域は低不純物濃度の第三層の外側に高不純物濃度の
第二層を有するので、順電圧降下は小さい。
第1図は本発明の一実施例を示し、第2図と共通の部分
には同一の符号が付されている。pm(第一層01.
n °バンフyNc第二層)12.n−層(第三層)1
3ならびに、第三層の表面層にp 層1域(第一領域)
14.第一領域の表面層にn゛ソソー領層13の表面か
らn9層12に達するn”ll域5が形成されている。
には同一の符号が付されている。pm(第一層01.
n °バンフyNc第二層)12.n−層(第三層)1
3ならびに、第三層の表面層にp 層1域(第一領域)
14.第一領域の表面層にn゛ソソー領層13の表面か
らn9層12に達するn”ll域5が形成されている。
このn”l層5は、各IGBTチップに分割されて前の
シリコンウェハの分割線の位置に表面から不純物を拡散
させることにより作成され、縁部表面に被着する電極6
とn″Jii12との接&11′II域の働きをする。
シリコンウェハの分割線の位置に表面から不純物を拡散
させることにより作成され、縁部表面に被着する電極6
とn″Jii12との接&11′II域の働きをする。
基板縁部側面10には、ウェハ切断の際のひずみが存在
するため、縁部電極6はこの基板側面を介してドレイン
電極2と等電位になる。従って、n0接続領域5.n°
層12もドレイン電極2と等電位になり、n″層12t
n−層13.pSl域14によりドレイン・ソース間に
接続されるダイオードが形成されることになる。
するため、縁部電極6はこの基板側面を介してドレイン
電極2と等電位になる。従って、n0接続領域5.n°
層12もドレイン電極2と等電位になり、n″層12t
n−層13.pSl域14によりドレイン・ソース間に
接続されるダイオードが形成されることになる。
第4図は本発明の別の実施例を示し、第1図の実施例と
異なる点は、シリコン基板1の表面の耐圧構造の下の9
層11とn″″層12の界面に高不純物濃度のn”層7
が瞳込まれていることである。この埋込み層は、n0層
12をp形母板の上にエピタキシャル成長させる前にp
形母板の表面層に拡散により形成される。このn4″層
により、接続領域5からp wi域14の下に至る基板
面に平行方向の抵抗が低下し、前記ダイオードの順電圧
降下は一層低減される。なお、埋込みN7をp II域
14の下まで延ばすことはn”N12.n−層13.p
Si域14゜n0領域15からなる寄生バイポーラトラ
ンジスタがオンしやすくなり、ラッチアップが起きるの
で避ける必要がある。
異なる点は、シリコン基板1の表面の耐圧構造の下の9
層11とn″″層12の界面に高不純物濃度のn”層7
が瞳込まれていることである。この埋込み層は、n0層
12をp形母板の上にエピタキシャル成長させる前にp
形母板の表面層に拡散により形成される。このn4″層
により、接続領域5からp wi域14の下に至る基板
面に平行方向の抵抗が低下し、前記ダイオードの順電圧
降下は一層低減される。なお、埋込みN7をp II域
14の下まで延ばすことはn”N12.n−層13.p
Si域14゜n0領域15からなる寄生バイポーラトラ
ンジスタがオンしやすくなり、ラッチアップが起きるの
で避ける必要がある。
本発明によれば、半導体基板のひずみの存在する縁部を
介して一表面上のドレイン電極と等電位の電極を他表面
側に形威し、その縁部電極と基板内の高不純物濃度の第
二導電形の層とを接続する領域を設けることにより、そ
の高不純物濃度の層とソース電極の接触する表面の第−
導電形の領域およびその間に介在する低不純物濃度の第
二導電形の層によりソース3 ドレイン間に接続される
ダイオードが構成される。この結果、FRDに個別素子
を用いるモジュールに比し、小形化、低コスト化された
FRD内藏のI GBTが得られた。
介して一表面上のドレイン電極と等電位の電極を他表面
側に形威し、その縁部電極と基板内の高不純物濃度の第
二導電形の層とを接続する領域を設けることにより、そ
の高不純物濃度の層とソース電極の接触する表面の第−
導電形の領域およびその間に介在する低不純物濃度の第
二導電形の層によりソース3 ドレイン間に接続される
ダイオードが構成される。この結果、FRDに個別素子
を用いるモジュールに比し、小形化、低コスト化された
FRD内藏のI GBTが得られた。
第1図は本発明の一実施例のI GBTの断面図、第2
図は通常のIGBTの断面図、第3図は!GBTモジュ
ールの等価回路図、第4図は本発明の別の実施例のI
GBTの断面図である。
図は通常のIGBTの断面図、第3図は!GBTモジュ
ールの等価回路図、第4図は本発明の別の実施例のI
GBTの断面図である。
Claims (1)
- 1)第一導電形の第一層、第二導電形の高不純物濃度の
第二層、第二導電形の低不純物濃度の第三層が積層され
、第三層の表面部に第一導電形の第一領域、第一領域の
表面部に第二導電形の第二領域がそれぞれ設けられ、第
一領域の第三層および第二領域にはさまれた領域上にゲ
ート絶縁層を介してゲートが備えられ、第一層にドレイ
ン電極、第一および第二領域にソース電極、ゲートにゲ
ート電極がそれぞれ接触するものにおいて、基板縁部側
面に接して基板の第三層側の表面から第二領域に達する
第二導電形の高不純物濃度の接続領域が形成され、その
接続領域および基板縁部に接触する電極が基板の第三層
側の表面に設けられたことを特徴とする絶縁ゲート型バ
イポーラトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17274589A JPH0338066A (ja) | 1989-07-04 | 1989-07-04 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17274589A JPH0338066A (ja) | 1989-07-04 | 1989-07-04 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0338066A true JPH0338066A (ja) | 1991-02-19 |
Family
ID=15947536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17274589A Pending JPH0338066A (ja) | 1989-07-04 | 1989-07-04 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0338066A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002353454A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-07-04 JP JP17274589A patent/JPH0338066A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002353454A (ja) * | 2001-05-28 | 2002-12-06 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
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