JP3185558B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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Description
【0001】
【産業上の利用分野】この発明はMOS構造のゲートを
有し、電圧駆動のスイッチング素子として用いられる横
型の絶縁ゲート型サイリスタ(以下IGTHと略す)に
関する。
有し、電圧駆動のスイッチング素子として用いられる横
型の絶縁ゲート型サイリスタ(以下IGTHと略す)に
関する。
【0002】
【従来の技術】近年、スイッチング素子として、伝導度
変調を利用したMOSFET、所謂、IGBTが注目さ
れているが、変換装置の小型化、経済性といった市場動
向に伴い、より高周波化された素子が望まれている。高
周波化に伴い素子のスイッチング損失が大きくなり、改
良型IGBTでも限界に近づきつつあり、さらに損失の
小さい素子が要求されている。そのなかで、IGBTと
同様に入力インーダンスが高く、高耐圧、大電流を供給
できる電圧駆動型素子が検討されている。
変調を利用したMOSFET、所謂、IGBTが注目さ
れているが、変換装置の小型化、経済性といった市場動
向に伴い、より高周波化された素子が望まれている。高
周波化に伴い素子のスイッチング損失が大きくなり、改
良型IGBTでも限界に近づきつつあり、さらに損失の
小さい素子が要求されている。そのなかで、IGBTと
同様に入力インーダンスが高く、高耐圧、大電流を供給
できる電圧駆動型素子が検討されている。
【0003】図2は従来の縦型のIGTHの構造断面図
を示す。n- 層2の一方の表面層に、pベース領域22
が形成され、さらにそのpベース領域22内にn+ エミ
ッタ領域5、n+ ソース領域13およびn+ カソード領
域17がそれぞれ選択的に形成される。n+ エミッタ領
域5とn+ ソース領域13には選択的に一部を残してp
+ 領域4が形成される。n+ エミッタ領域5とn- 層2
とに挟まれたpベース領域22の表面層は、第1チャネ
ル領域6となる部分でその上にゲート酸化膜7を介して
第1ゲート電極8が形成され、第1ゲート端子G1を有
する第1のMOSFETが形成される。さらに、n+ ソ
ース領域13とn+ カソード領域17とに挟まれたpベ
ース領域22の表面層は、第2チャネル領域14となる
部分でその上に絶縁膜であるゲート酸化膜7を介して第
2ゲート電極15が形成され、第2ゲート端子G2を有
する第2のMOSFETが形成される。第1および第2
ゲート電極8、15およびn+ エミッタ領域5とp+ 領
域4の表面の一部分は絶縁膜10で被覆され、また、p
+ 領域4とn+ ソース領域13とを接触する短絡電極1
1が設けられている。絶縁膜12はカソード電極16と
短絡電極11を電気的に絶縁している。n+ エミッタ領
域5とn+ カソード領域17の表面の露出部にカソード
電極16が形成される。n- 層2の他方の表面層にn+
バッファ層191を介してp+ アノード層201が積層
され、p+ アノード層201の表面にアノード電極21
が形成される。またカソード電極16およびアノード電
極21にはカソード端子Kおよびアノード端子Aが接続
される。
を示す。n- 層2の一方の表面層に、pベース領域22
が形成され、さらにそのpベース領域22内にn+ エミ
ッタ領域5、n+ ソース領域13およびn+ カソード領
域17がそれぞれ選択的に形成される。n+ エミッタ領
域5とn+ ソース領域13には選択的に一部を残してp
+ 領域4が形成される。n+ エミッタ領域5とn- 層2
とに挟まれたpベース領域22の表面層は、第1チャネ
ル領域6となる部分でその上にゲート酸化膜7を介して
第1ゲート電極8が形成され、第1ゲート端子G1を有
する第1のMOSFETが形成される。さらに、n+ ソ
ース領域13とn+ カソード領域17とに挟まれたpベ
ース領域22の表面層は、第2チャネル領域14となる
部分でその上に絶縁膜であるゲート酸化膜7を介して第
2ゲート電極15が形成され、第2ゲート端子G2を有
する第2のMOSFETが形成される。第1および第2
ゲート電極8、15およびn+ エミッタ領域5とp+ 領
域4の表面の一部分は絶縁膜10で被覆され、また、p
+ 領域4とn+ ソース領域13とを接触する短絡電極1
1が設けられている。絶縁膜12はカソード電極16と
短絡電極11を電気的に絶縁している。n+ エミッタ領
域5とn+ カソード領域17の表面の露出部にカソード
電極16が形成される。n- 層2の他方の表面層にn+
バッファ層191を介してp+ アノード層201が積層
され、p+ アノード層201の表面にアノード電極21
が形成される。またカソード電極16およびアノード電
極21にはカソード端子Kおよびアノード端子Aが接続
される。
【0004】ここで、同図のIGTHにアノード電極2
1がカソード電極16に対して高電位にある場合、図3
のゲート波形を印加したときの動作を説明する。初期状
態として、G1はGND(アース)電位、G2にしきい
値以上の電圧が印加されている。ここで、G1にしきい
値以上の電圧を印加すると第1のMOSFETがオン
し、カソード電極16を通してn+ エミッタ領域5から
n- 層2に電子が注入される。アノード電極21は高電
圧に印加されており、IGTHは順方向にバイアスさ
れ、このn- 層2に流入した電子電流はpベース領域2
2、n- 層2、n+バッファ層191およびp+ アノー
ド層201で形成されるpnpトランジスタのベース電
流となり、このトランジスタはオンする。つぎに、前記
のトランジスタの電流がn+ カソード領域17、pベー
ス領域22、n- 層2およびn+ バッファ層191で形
成されるnpnトランジスタのベース電流となり、G2
をGND電位にし第2のMOSFETをオフすること
で、npnトランジスタがオンし、p+ アノード層20
1、n+ バッファ層191、n- 層2、pベース領域2
2およびn+ カソード領域17で形成されるpnpnの
4層のサイリスタ構造がオンし、この素子は導通する。
G1とG2の時間差は1μsec程度と短い。つぎに、
G2にしきい値以上の電圧を印加し第2のMOSFET
をオンし、n+ カソード領域17からの電子の注入を停
止させ、npnトランジスタをオフし、p+アノード層
201からの正孔電流の通路をクーロン力により第1の
MOSFETからの電子電流の経路に沿うように変更
し、pベース領域22に入った正孔電流はp+ 領域4、
短絡電極11を通り電子電流に変換され、n+ ソース領
域13、第2チャネル領域14を通りn+ カソード領域
に流れ込む。その後、G1をGND電位にし第1 のMO
SFETをオフすることでpnpトランジスタをオフ
し、この素子を阻止状態にする。n+ エミッタ領域5、
pベース領域22、n- 層2、n+ バッファ層191お
よびp+ アノード層201で形成される寄生サイリスタ
構造による異常点弧であるラッチアップを防止するため
p+ 領域4を形成する。
1がカソード電極16に対して高電位にある場合、図3
のゲート波形を印加したときの動作を説明する。初期状
態として、G1はGND(アース)電位、G2にしきい
値以上の電圧が印加されている。ここで、G1にしきい
値以上の電圧を印加すると第1のMOSFETがオン
し、カソード電極16を通してn+ エミッタ領域5から
n- 層2に電子が注入される。アノード電極21は高電
圧に印加されており、IGTHは順方向にバイアスさ
れ、このn- 層2に流入した電子電流はpベース領域2
2、n- 層2、n+バッファ層191およびp+ アノー
ド層201で形成されるpnpトランジスタのベース電
流となり、このトランジスタはオンする。つぎに、前記
のトランジスタの電流がn+ カソード領域17、pベー
ス領域22、n- 層2およびn+ バッファ層191で形
成されるnpnトランジスタのベース電流となり、G2
をGND電位にし第2のMOSFETをオフすること
で、npnトランジスタがオンし、p+ アノード層20
1、n+ バッファ層191、n- 層2、pベース領域2
2およびn+ カソード領域17で形成されるpnpnの
4層のサイリスタ構造がオンし、この素子は導通する。
G1とG2の時間差は1μsec程度と短い。つぎに、
G2にしきい値以上の電圧を印加し第2のMOSFET
をオンし、n+ カソード領域17からの電子の注入を停
止させ、npnトランジスタをオフし、p+アノード層
201からの正孔電流の通路をクーロン力により第1の
MOSFETからの電子電流の経路に沿うように変更
し、pベース領域22に入った正孔電流はp+ 領域4、
短絡電極11を通り電子電流に変換され、n+ ソース領
域13、第2チャネル領域14を通りn+ カソード領域
に流れ込む。その後、G1をGND電位にし第1 のMO
SFETをオフすることでpnpトランジスタをオフ
し、この素子を阻止状態にする。n+ エミッタ領域5、
pベース領域22、n- 層2、n+ バッファ層191お
よびp+ アノード層201で形成される寄生サイリスタ
構造による異常点弧であるラッチアップを防止するため
p+ 領域4を形成する。
【0005】
【発明が解決しようとする課題】この様な、縦型のIG
THではチップの同一面上に演算回路を設ける場合、分
離領域が必要になり、組み込みが困難である。また、高
電位となるアノード側がパッケージと絶縁板を介して接
続されているため、素子のターンオフ時の電圧の変化率
によるノイズが絶縁板のキャパシタンスを通して漏れ、
演算回路を誤動作させる。また、高耐圧素子になるとn
- 層2が厚くなり、コスト高となる。
THではチップの同一面上に演算回路を設ける場合、分
離領域が必要になり、組み込みが困難である。また、高
電位となるアノード側がパッケージと絶縁板を介して接
続されているため、素子のターンオフ時の電圧の変化率
によるノイズが絶縁板のキャパシタンスを通して漏れ、
演算回路を誤動作させる。また、高耐圧素子になるとn
- 層2が厚くなり、コスト高となる。
【0006】この発明は上記の欠点を除去した横型のI
GTHを提供することにある。
GTHを提供することにある。
【0007】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のIGTHにおいて、第一導電形半導体
基板の一主面に第二導電形層を積層し、第二導電形層に
第一導電形のベース領域が選択的に形成され、このベー
ス領域の表面層に選択的に第二導電形のエミッタ領域、
ソース領域およびカソード領域がそれぞれ形成され、さ
らに、エミッタ領域およびソース領域の一部を残して選
択的に接する共通の高濃度第一導電形領域が形成され、
第二導電形層に第一導電形のベース領域から離れた位置
に第二導電形のバッファ領域が形成され、このバッファ
領域の表面層に第一導電形のアノード領域が選択的に形
成され、ベース領域とアノード領域とに挟まれた第二導
電形層およびバッファ層領域のそれぞれの表面に高抵抗
膜が形成され、カソード電極がエミッタ領域表面および
カソード領域表面の露出面に共通に接触し、短絡電極が
高濃度第一導電形領域およびソース領域の露出面に共通
に接触し、アノード電極がアノード領域表面の露出面に
接触し、第1ゲート電極がエミッタ領域と第二導電形層
とに挟まれたベース領域の表面に絶縁膜を介して設けら
れ、第2ゲート電極がカソード領域とソース領域とに挟
まれたベース領域の表面に絶縁膜を介して設けられてい
ることである。
めに、この発明のIGTHにおいて、第一導電形半導体
基板の一主面に第二導電形層を積層し、第二導電形層に
第一導電形のベース領域が選択的に形成され、このベー
ス領域の表面層に選択的に第二導電形のエミッタ領域、
ソース領域およびカソード領域がそれぞれ形成され、さ
らに、エミッタ領域およびソース領域の一部を残して選
択的に接する共通の高濃度第一導電形領域が形成され、
第二導電形層に第一導電形のベース領域から離れた位置
に第二導電形のバッファ領域が形成され、このバッファ
領域の表面層に第一導電形のアノード領域が選択的に形
成され、ベース領域とアノード領域とに挟まれた第二導
電形層およびバッファ層領域のそれぞれの表面に高抵抗
膜が形成され、カソード電極がエミッタ領域表面および
カソード領域表面の露出面に共通に接触し、短絡電極が
高濃度第一導電形領域およびソース領域の露出面に共通
に接触し、アノード電極がアノード領域表面の露出面に
接触し、第1ゲート電極がエミッタ領域と第二導電形層
とに挟まれたベース領域の表面に絶縁膜を介して設けら
れ、第2ゲート電極がカソード領域とソース領域とに挟
まれたベース領域の表面に絶縁膜を介して設けられてい
ることである。
【0008】また、第一導電形のベース領域が第一導電
形半導体基板に接続していることが効果的である。ま
た、第一導電形のベース領域と第一導電形のアノード領
域とに挟まれた第二導電形層および第二導電形のバッフ
ァ領域のそれぞれの表面に絶縁膜を介して高抵抗膜が形
成されていることが有効である。
形半導体基板に接続していることが効果的である。ま
た、第一導電形のベース領域と第一導電形のアノード領
域とに挟まれた第二導電形層および第二導電形のバッフ
ァ領域のそれぞれの表面に絶縁膜を介して高抵抗膜が形
成されていることが有効である。
【0009】さらに、この高抵抗膜の一端がアノード電
極と接続し、他端がカソード電極またはゲート電極と直
接接続するか、または絶縁膜を介して接続していると望
ましい。
極と接続し、他端がカソード電極またはゲート電極と直
接接続するか、または絶縁膜を介して接続していると望
ましい。
【0010】
【作用】横型のIGTHはチップの同一表面層にn+ カ
ソード領域およびp+ アノード領域が形成され、p+ ア
ノード領域上に形成されたアノード電極はボンデングワ
イヤーでパッケージと点で接続されている。一方、縦型
のIGTHのアノード電極は絶縁板を介してパッケージ
に面で固着している。従って、パッケージとチップ間の
浮遊容量は横型のIGHTの方が極端に小さい。そのた
め、高電位であるアノード電極の電位がターンオフ時に
大きく変動しても、浮遊容量を介して同一チップ内に構
成された演算回路を誤動作させたり、外部にノイズが漏
れたりすることは小さい。また、p- 層の一方の表面に
n- 層を積層し、このn- 層に形成したpベース領域を
p- 層に接続することで素子の導通時の電流をp- 層に
も流し、オン電圧の低減を図ることができる。さらに、
このpベース領域は分離領域にもなるので、演算回路を
組み込む場合は縦型のIGTHと違い、新規に分離領域
を設ける必要はない。また、pベース領域とアノード領
域の間のn- 層とn+バッファ領域の表面に高抵抗膜を
被覆させることで、カソード電極とアノード電極との間
の電位を均等化させ、n- 層の空乏層をn- 層全体に広
げることがでる。さらに、pベース領域をp- 基板に接
続させることで、n- p- 接合からn-層およびp- 基
板に空乏層が広がるため、高耐圧にもかかわらず、n-
層を大幅に薄くでき。
ソード領域およびp+ アノード領域が形成され、p+ ア
ノード領域上に形成されたアノード電極はボンデングワ
イヤーでパッケージと点で接続されている。一方、縦型
のIGTHのアノード電極は絶縁板を介してパッケージ
に面で固着している。従って、パッケージとチップ間の
浮遊容量は横型のIGHTの方が極端に小さい。そのた
め、高電位であるアノード電極の電位がターンオフ時に
大きく変動しても、浮遊容量を介して同一チップ内に構
成された演算回路を誤動作させたり、外部にノイズが漏
れたりすることは小さい。また、p- 層の一方の表面に
n- 層を積層し、このn- 層に形成したpベース領域を
p- 層に接続することで素子の導通時の電流をp- 層に
も流し、オン電圧の低減を図ることができる。さらに、
このpベース領域は分離領域にもなるので、演算回路を
組み込む場合は縦型のIGTHと違い、新規に分離領域
を設ける必要はない。また、pベース領域とアノード領
域の間のn- 層とn+バッファ領域の表面に高抵抗膜を
被覆させることで、カソード電極とアノード電極との間
の電位を均等化させ、n- 層の空乏層をn- 層全体に広
げることがでる。さらに、pベース領域をp- 基板に接
続させることで、n- p- 接合からn-層およびp- 基
板に空乏層が広がるため、高耐圧にもかかわらず、n-
層を大幅に薄くでき。
【0011】
【実施例】図1にこの発明の一実施例の基本構造を示
す。従来の縦型素子と異なる点は、アノード電極21が
第1ゲート電極8および第2ゲート電極15と同一面上
に形成されていることである。予めp層3が選択的に埋
め込まれたp- 基板1上にn - 層2がエピタキシャル成
長などで積層され、この埋め込まれたp+ 層3に接する
ようにn- 層2にpベース領域22が形成され、このp
ベース領域22の表面層にn+ エミッタ領域5、n+ ソ
ース領域13およびn+ カソード領域17がそれぞれ選
択的に形成される。n+ エミッタ領域5とn+ ソース領
域13には選択的に一部を残してp+ 領域4が形成さ
れ、さらに、pベース領域22から離れた位置にn+ バ
ッファ領域19が形成され、このn+ バッファ領域19
の表面層ににp+ アノード領域20が選択的に形成され
る。このpベース領域22とp+ アノード領域20とに
挟まれたn- 層2およびn+ バッファ領域19のそれぞ
れの表面に図示されていない絶縁膜を介して高抵抗膜1
8が形成されている。この高抵抗膜18の主材質はアモ
ルファスシリコン、ポリシリコンまたは窒化シリコンで
シート抵抗は108 Ω/□ないし1010Ω/□である。
この高抵抗膜18の一端はアノード電極21と直接接続
し、他端は第1ゲート電極8またはカソード電極16と
直接か、または絶縁膜を介して接続する。この高抵抗膜
18上に絶縁膜9が被覆している。n+ エミッタ領域5
とn- 層2に挟まれたpベース領域22の表面層は第1
チャネル領域6となる部分でその上に絶縁膜であるゲー
ト酸化膜7を介して第1ゲート電極8が形成され、第1
ゲート端子G1を有する第1のMOSFETが形成され
る。さらに、n+ ソース領域13とn+ カソード領域1
7とに挟まれたpベース領域22の表面層は第2チャネ
ル領域14となる部分でその上にゲート絶縁膜7を介し
て第2ゲート電極15が形成され、第2ゲート端子G2
を有する第2のMOSFETが形成される。第1および
第2ゲート電極上は高抵抗膜18上を被覆しているもの
と同様の絶縁膜9で被覆されている。n+ エミッタ領域
5とp+ 領域4の接合部を含む表面の一部分には絶縁膜
10が形成され、p+ 領域4とn+ ソース領域13の表
面の露出部には短絡電極11が設けられている。この短
絡電極11とカソード電極16とは絶縁膜12で絶縁さ
れている。n+ エミッタ領域5とn+ カソード領域17
の表面の露出部にカソード電極16が形成され、p+ ア
ノード領域20の表面にアノード電極21が形成され
る。また、カソード電極16およびアノード電極21に
はカソード端子Kおよびアノード端子Aがそれぞれ接続
される。
す。従来の縦型素子と異なる点は、アノード電極21が
第1ゲート電極8および第2ゲート電極15と同一面上
に形成されていることである。予めp層3が選択的に埋
め込まれたp- 基板1上にn - 層2がエピタキシャル成
長などで積層され、この埋め込まれたp+ 層3に接する
ようにn- 層2にpベース領域22が形成され、このp
ベース領域22の表面層にn+ エミッタ領域5、n+ ソ
ース領域13およびn+ カソード領域17がそれぞれ選
択的に形成される。n+ エミッタ領域5とn+ ソース領
域13には選択的に一部を残してp+ 領域4が形成さ
れ、さらに、pベース領域22から離れた位置にn+ バ
ッファ領域19が形成され、このn+ バッファ領域19
の表面層ににp+ アノード領域20が選択的に形成され
る。このpベース領域22とp+ アノード領域20とに
挟まれたn- 層2およびn+ バッファ領域19のそれぞ
れの表面に図示されていない絶縁膜を介して高抵抗膜1
8が形成されている。この高抵抗膜18の主材質はアモ
ルファスシリコン、ポリシリコンまたは窒化シリコンで
シート抵抗は108 Ω/□ないし1010Ω/□である。
この高抵抗膜18の一端はアノード電極21と直接接続
し、他端は第1ゲート電極8またはカソード電極16と
直接か、または絶縁膜を介して接続する。この高抵抗膜
18上に絶縁膜9が被覆している。n+ エミッタ領域5
とn- 層2に挟まれたpベース領域22の表面層は第1
チャネル領域6となる部分でその上に絶縁膜であるゲー
ト酸化膜7を介して第1ゲート電極8が形成され、第1
ゲート端子G1を有する第1のMOSFETが形成され
る。さらに、n+ ソース領域13とn+ カソード領域1
7とに挟まれたpベース領域22の表面層は第2チャネ
ル領域14となる部分でその上にゲート絶縁膜7を介し
て第2ゲート電極15が形成され、第2ゲート端子G2
を有する第2のMOSFETが形成される。第1および
第2ゲート電極上は高抵抗膜18上を被覆しているもの
と同様の絶縁膜9で被覆されている。n+ エミッタ領域
5とp+ 領域4の接合部を含む表面の一部分には絶縁膜
10が形成され、p+ 領域4とn+ ソース領域13の表
面の露出部には短絡電極11が設けられている。この短
絡電極11とカソード電極16とは絶縁膜12で絶縁さ
れている。n+ エミッタ領域5とn+ カソード領域17
の表面の露出部にカソード電極16が形成され、p+ ア
ノード領域20の表面にアノード電極21が形成され
る。また、カソード電極16およびアノード電極21に
はカソード端子Kおよびアノード端子Aがそれぞれ接続
される。
【0012】図1のIGTHにアノード電極21がカソ
ード電極16に対して高電位にある場合、図3のゲート
波形を印加したときの動作を説明する。初期状態とし
て、G1はGND(アース)電位、G2にしきい値以上
の電圧が印加されている。ここで、G1にしきい値以上
の電圧を印加すると第1のMOSFETがオンし、カソ
ード電極16を通してn+ エミッタ領域5からn- 領域
2に電子が注入される。アノード電極21は高電圧に印
加されており、IGTHは順方向にバイアスされこのn
- 層2に流入した電子電流はpベース領域22、n- 層
2、n+ バッファ層19およびp+ アノード領域20で
形成されるpnpトランジスタのベース電流となり、こ
のトランジスタはオンする。つぎに、前記のトランジス
タのコレクタ電流(サイリスタのアノード電流に相当す
る)がn+ カソード領域17、pベース領域22、n-
領域2およびn+ バッファ層19で形成されるnpnト
ランジスタのベース電流となり、G2をGND電位にし
第2のMOSFETをオフすることで、npnトランジ
スタがオンし、p+ アノード領域20、n+ バッファ領
域19、n- 層2、pベース領域22およびn+ カソー
ド領域17で形成されるpnpnの4層のサイリスタ構
造がオンし、この素子は導通する。通電電流が増大する
とn- 層2を通っていた電流がp- 基板1の方にも流
れ、オン電圧を低減する。G1とG2の遅れ時間は1μ
sec程度と短い。つぎに、G2をしきい値以上の電圧
にし第2のMOSFETをオンし、n+ カソード領域1
7からpベース領域22への電子の注入を停止させ、n
pnトランジスタをオフし、p+ アノード層20からの
正孔電流の通路をクーロン力により第1のMOSFET
からの電子電流の経路に沿うように変更し、pベース領
域22に入った正孔電流はp + 領域4、短絡電極11を
通り電子電流に変換されn+ ソース領域13、第2チャ
ネル領域14を通りカソード領域に流れ込む。その後、
G1をGND電位にし第2のMOSFETをオフするこ
とでpnpトランジスタをオフし、この素子を阻止状態
にする。n+ エミッタ領域5、pベース領域22、n-
層2、n+ バッファ層19およびp+ アノード層20で
形成される寄生サイリスタ構造によるラッチアップを防
止するためp+ 領域4を形成する。
ード電極16に対して高電位にある場合、図3のゲート
波形を印加したときの動作を説明する。初期状態とし
て、G1はGND(アース)電位、G2にしきい値以上
の電圧が印加されている。ここで、G1にしきい値以上
の電圧を印加すると第1のMOSFETがオンし、カソ
ード電極16を通してn+ エミッタ領域5からn- 領域
2に電子が注入される。アノード電極21は高電圧に印
加されており、IGTHは順方向にバイアスされこのn
- 層2に流入した電子電流はpベース領域22、n- 層
2、n+ バッファ層19およびp+ アノード領域20で
形成されるpnpトランジスタのベース電流となり、こ
のトランジスタはオンする。つぎに、前記のトランジス
タのコレクタ電流(サイリスタのアノード電流に相当す
る)がn+ カソード領域17、pベース領域22、n-
領域2およびn+ バッファ層19で形成されるnpnト
ランジスタのベース電流となり、G2をGND電位にし
第2のMOSFETをオフすることで、npnトランジ
スタがオンし、p+ アノード領域20、n+ バッファ領
域19、n- 層2、pベース領域22およびn+ カソー
ド領域17で形成されるpnpnの4層のサイリスタ構
造がオンし、この素子は導通する。通電電流が増大する
とn- 層2を通っていた電流がp- 基板1の方にも流
れ、オン電圧を低減する。G1とG2の遅れ時間は1μ
sec程度と短い。つぎに、G2をしきい値以上の電圧
にし第2のMOSFETをオンし、n+ カソード領域1
7からpベース領域22への電子の注入を停止させ、n
pnトランジスタをオフし、p+ アノード層20からの
正孔電流の通路をクーロン力により第1のMOSFET
からの電子電流の経路に沿うように変更し、pベース領
域22に入った正孔電流はp + 領域4、短絡電極11を
通り電子電流に変換されn+ ソース領域13、第2チャ
ネル領域14を通りカソード領域に流れ込む。その後、
G1をGND電位にし第2のMOSFETをオフするこ
とでpnpトランジスタをオフし、この素子を阻止状態
にする。n+ エミッタ領域5、pベース領域22、n-
層2、n+ バッファ層19およびp+ アノード層20で
形成される寄生サイリスタ構造によるラッチアップを防
止するためp+ 領域4を形成する。
【0013】また、この素子が阻止状態のときは高抵抗
膜18によって、アノード端子Aとカソード端子K間の
電圧は膜内で均等化され、さらにn- 層2に形成したp
ベース領域22をp- 基板に接続することで、スムーズ
に空乏層はn- 層2とp- 基板1に広がる。そのため、
縦形素子に比べ、n- 層2の厚さを1/10程度と大幅
に低減できる。尚、pベース領域22がp- 基板に接続
していない場合でも類似の効果が期待できる。また、高
抵抗膜18中を流れる漏れ電流を小さく抑えるには、絶
縁膜を介して第1ゲート電極8またはカソード電極16
に高抵抗膜18の一端を接続するとよい。
膜18によって、アノード端子Aとカソード端子K間の
電圧は膜内で均等化され、さらにn- 層2に形成したp
ベース領域22をp- 基板に接続することで、スムーズ
に空乏層はn- 層2とp- 基板1に広がる。そのため、
縦形素子に比べ、n- 層2の厚さを1/10程度と大幅
に低減できる。尚、pベース領域22がp- 基板に接続
していない場合でも類似の効果が期待できる。また、高
抵抗膜18中を流れる漏れ電流を小さく抑えるには、絶
縁膜を介して第1ゲート電極8またはカソード電極16
に高抵抗膜18の一端を接続するとよい。
【0014】
【発明の効果】横型のIGBTにすることで、同一チッ
プ内への演算回路の組み込みを容易にし、素子のターン
オフ時の電圧の変化率により発生するノイズの影響を小
さくする。またn- 層を薄くして、製造コストの低減を
図ることができる。
プ内への演算回路の組み込みを容易にし、素子のターン
オフ時の電圧の変化率により発生するノイズの影響を小
さくする。またn- 層を薄くして、製造コストの低減を
図ることができる。
【図1】この発明の一実施例の絶縁ゲート型サイリスタ
の構造断面図
の構造断面図
【図2】従来の縦型の絶縁ゲート型サイリスタの構造断
面図
面図
【図3】絶縁ゲート型サイリスタの駆動用ゲート波形線
図
図
1 p- 基板 2 n- 層 3 p埋め込み層 4 p+ 領域 5 n+ エミッタ領域 6 第1チャネル領域 7 ゲート絶縁膜 8 第1ゲート電極 9 絶縁膜 10 絶縁膜 11 短絡電極 12 絶縁膜 13 n+ ソース領域 14 第2チャネル領域 15 第2ゲート電極 16 カソード電極 17 n+ カソード領域 18 高抵抗膜 19 n+ バッファ領域 191 n+ バッファ層 20 p+ アノード領域 201 p+ アノード層 21 アノード電極 22 pベース領域 G1 第1ゲート端子 G2 第2ゲート端子 K カソード端子 A アノード端子
フロントページの続き (56)参考文献 特開 平4−162776(JP,A) 特開 平6−204463(JP,A) 特開 平4−304675(JP,A) 特開 平8−130312(JP,A) 特開 平8−64804(JP,A) 特開 平7−130999(JP,A) 特開 平6−351225(JP,A) 特開 平6−140587(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/749
Claims (8)
- 【請求項1】第一導電形半導体基板の一主面に第二導電
形層を積層し、第二導電形層に第一導電形のベース領域
が選択的に形成され、このベース領域の表面層に選択的
に第二導電形のエミッタ領域、ソース領域およびカソー
ド領域がそれぞれ形成され、さらに、エミッタ領域およ
びソース領域の一部を残して選択的に接する共通の高濃
度第一導電形領域が形成され、第二導電形層にベース領
域から離れた位置に第二導電形のバッファ領域が形成さ
れ、このバッファ領域の表面層に第一導電形のアノード
領域が選択的に形成され、ベース領域とアノード領域と
に挟まれた第二導電形層およびバッファ領域のそれぞれ
の表面に、高抵抗膜が形成され、カソード電極がエミッ
タ領域表面およびカソード領域表面の露出面に共通に接
触し、短絡電極が高濃度第一導電形領域およびソース領
域の露出面に共通に接触し、アノード電極がアノード領
域表面の露出面に接触し、第1ゲート電極がエミッタ領
域と第二導電形層とに挟まれたベース領域の表面に絶縁
膜を介して設けられ、第2ゲート電極がカソード領域と
ソース領域とに挟まれたベース領域の表面に絶縁膜を介
して設けられていることを特徴とする絶縁ゲート型サイ
リスタ。 - 【請求項2】第一導電形のベース領域が第一導電形半導
体基板に接続されていることを特徴とする請求項1記載
の絶縁ゲート型サイリスタ。 - 【請求項3】第一導電形のベース領域とアノード領域と
に挟まれた、第二導電形層および第二導電形のバッファ
領域のそれぞれの表面に絶縁膜を介して高抵抗膜が形成
されることを特徴とする請求項1又は2記載の絶縁ゲー
ト型サイリスタ。 - 【請求項4】高抵抗膜の一端がアノード電極に接続され
ていることを特徴とする請求項3記載の絶縁ゲート型サ
イリスタ。 - 【請求項5】高抵抗膜の一端がアノード電極に接続さ
れ、他端がゲート電極に接続されていることを特徴とす
る請求項3記載の絶縁ゲート型サイリスタ。 - 【請求項6】高抵抗膜の一端がアノード電極に接続さ
れ、他端が絶縁膜を介してゲート電極に接続されている
ことを特徴とする請求項3記載の絶縁ゲート型サイリス
タ。 - 【請求項7】高抵抗膜の一端がアノード電極に接続さ
れ、他端がカソード電極に接続されていることを特徴と
する請求項3記載の絶縁ゲート型サイリスタ。 - 【請求項8】高抵抗膜の一端がアノード電極に接続さ
れ、他端が絶縁膜を介してカソード電極に接続されてい
ることを特徴とする請求項3記載の絶縁ゲート型サイリ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21684094A JP3185558B2 (ja) | 1994-09-12 | 1994-09-12 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21684094A JP3185558B2 (ja) | 1994-09-12 | 1994-09-12 | 絶縁ゲート型サイリスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0883898A JPH0883898A (ja) | 1996-03-26 |
JP3185558B2 true JP3185558B2 (ja) | 2001-07-11 |
Family
ID=16694730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21684094A Expired - Fee Related JP3185558B2 (ja) | 1994-09-12 | 1994-09-12 | 絶縁ゲート型サイリスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3185558B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116387359A (zh) * | 2023-06-02 | 2023-07-04 | 清华大学 | 逆阻型门极换流晶闸管及其制作方法 |
-
1994
- 1994-09-12 JP JP21684094A patent/JP3185558B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0883898A (ja) | 1996-03-26 |
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Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |