JP3185558B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
- Publication number
- JP3185558B2 JP3185558B2 JP21684094A JP21684094A JP3185558B2 JP 3185558 B2 JP3185558 B2 JP 3185558B2 JP 21684094 A JP21684094 A JP 21684094A JP 21684094 A JP21684094 A JP 21684094A JP 3185558 B2 JP3185558 B2 JP 3185558B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- conductivity type
- electrode
- anode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thyristors (AREA)
Description
【０００１】
【産業上の利用分野】この発明はＭＯＳ構造のゲートを
有し、電圧駆動のスイッチング素子として用いられる横
型の絶縁ゲート型サイリスタ（以下ＩＧＴＨと略す）に
関する。
有し、電圧駆動のスイッチング素子として用いられる横
型の絶縁ゲート型サイリスタ（以下ＩＧＴＨと略す）に
関する。
【０００２】
【従来の技術】近年、スイッチング素子として、伝導度
変調を利用したＭＯＳＦＥＴ、所謂、ＩＧＢＴが注目さ
れているが、変換装置の小型化、経済性といった市場動
向に伴い、より高周波化された素子が望まれている。高
周波化に伴い素子のスイッチング損失が大きくなり、改
良型ＩＧＢＴでも限界に近づきつつあり、さらに損失の
小さい素子が要求されている。そのなかで、ＩＧＢＴと
同様に入力インーダンスが高く、高耐圧、大電流を供給
できる電圧駆動型素子が検討されている。
変調を利用したＭＯＳＦＥＴ、所謂、ＩＧＢＴが注目さ
れているが、変換装置の小型化、経済性といった市場動
向に伴い、より高周波化された素子が望まれている。高
周波化に伴い素子のスイッチング損失が大きくなり、改
良型ＩＧＢＴでも限界に近づきつつあり、さらに損失の
小さい素子が要求されている。そのなかで、ＩＧＢＴと
同様に入力インーダンスが高く、高耐圧、大電流を供給
できる電圧駆動型素子が検討されている。
【０００３】図２は従来の縦型のＩＧＴＨの構造断面図
を示す。ｎ- 層２の一方の表面層に、ｐベース領域２２
が形成され、さらにそのｐベース領域２２内にｎ+ エミ
ッタ領域５、ｎ+ ソース領域１３およびｎ+ カソード領
域１７がそれぞれ選択的に形成される。ｎ+ エミッタ領
域５とｎ+ ソース領域１３には選択的に一部を残してｐ
+ 領域４が形成される。ｎ+ エミッタ領域５とｎ- 層２
とに挟まれたｐベース領域２２の表面層は、第１チャネ
ル領域６となる部分でその上にゲート酸化膜７を介して
第１ゲート電極８が形成され、第１ゲート端子Ｇ１を有
する第１のＭＯＳＦＥＴが形成される。さらに、ｎ+ ソ
ース領域１３とｎ+ カソード領域１７とに挟まれたｐベ
ース領域２２の表面層は、第２チャネル領域１４となる
部分でその上に絶縁膜であるゲート酸化膜７を介して第
２ゲート電極１５が形成され、第２ゲート端子Ｇ２を有
する第２のＭＯＳＦＥＴが形成される。第１および第２
ゲート電極８、１５およびｎ+ エミッタ領域５とｐ+ 領
域４の表面の一部分は絶縁膜１０で被覆され、また、ｐ
+ 領域４とｎ+ ソース領域１３とを接触する短絡電極１
１が設けられている。絶縁膜１２はカソード電極１６と
短絡電極１１を電気的に絶縁している。ｎ+ エミッタ領
域５とｎ+ カソード領域１７の表面の露出部にカソード
電極１６が形成される。ｎ- 層２の他方の表面層にｎ+
バッファ層１９１を介してｐ+ アノード層２０１が積層
され、ｐ+ アノード層２０１の表面にアノード電極２１
が形成される。またカソード電極１６およびアノード電
極２１にはカソード端子Ｋおよびアノード端子Ａが接続
される。
を示す。ｎ- 層２の一方の表面層に、ｐベース領域２２
が形成され、さらにそのｐベース領域２２内にｎ+ エミ
ッタ領域５、ｎ+ ソース領域１３およびｎ+ カソード領
域１７がそれぞれ選択的に形成される。ｎ+ エミッタ領
域５とｎ+ ソース領域１３には選択的に一部を残してｐ
+ 領域４が形成される。ｎ+ エミッタ領域５とｎ- 層２
とに挟まれたｐベース領域２２の表面層は、第１チャネ
ル領域６となる部分でその上にゲート酸化膜７を介して
第１ゲート電極８が形成され、第１ゲート端子Ｇ１を有
する第１のＭＯＳＦＥＴが形成される。さらに、ｎ+ ソ
ース領域１３とｎ+ カソード領域１７とに挟まれたｐベ
ース領域２２の表面層は、第２チャネル領域１４となる
部分でその上に絶縁膜であるゲート酸化膜７を介して第
２ゲート電極１５が形成され、第２ゲート端子Ｇ２を有
する第２のＭＯＳＦＥＴが形成される。第１および第２
ゲート電極８、１５およびｎ+ エミッタ領域５とｐ+ 領
域４の表面の一部分は絶縁膜１０で被覆され、また、ｐ
+ 領域４とｎ+ ソース領域１３とを接触する短絡電極１
１が設けられている。絶縁膜１２はカソード電極１６と
短絡電極１１を電気的に絶縁している。ｎ+ エミッタ領
域５とｎ+ カソード領域１７の表面の露出部にカソード
電極１６が形成される。ｎ- 層２の他方の表面層にｎ+
バッファ層１９１を介してｐ+ アノード層２０１が積層
され、ｐ+ アノード層２０１の表面にアノード電極２１
が形成される。またカソード電極１６およびアノード電
極２１にはカソード端子Ｋおよびアノード端子Ａが接続
される。
【０００４】ここで、同図のＩＧＴＨにアノード電極２
１がカソード電極１６に対して高電位にある場合、図３
のゲート波形を印加したときの動作を説明する。初期状
態として、Ｇ１はＧＮＤ（アース）電位、Ｇ２にしきい
値以上の電圧が印加されている。ここで、Ｇ１にしきい
値以上の電圧を印加すると第１のＭＯＳＦＥＴがオン
し、カソード電極１６を通してｎ+ エミッタ領域５から
ｎ- 層２に電子が注入される。アノード電極２１は高電
圧に印加されており、ＩＧＴＨは順方向にバイアスさ
れ、このｎ- 層２に流入した電子電流はｐベース領域２
２、ｎ- 層２、ｎ+バッファ層１９１およびｐ+ アノー
ド層２０１で形成されるｐｎｐトランジスタのベース電
流となり、このトランジスタはオンする。つぎに、前記
のトランジスタの電流がｎ+ カソード領域１７、ｐベー
ス領域２２、ｎ- 層２およびｎ+ バッファ層１９１で形
成されるｎｐｎトランジスタのベース電流となり、Ｇ２
をＧＮＤ電位にし第２のＭＯＳＦＥＴをオフすること
で、ｎｐｎトランジスタがオンし、ｐ+ アノード層２０
１、ｎ+ バッファ層１９１、ｎ- 層２、ｐベース領域２
２およびｎ+ カソード領域１７で形成されるｐｎｐｎの
４層のサイリスタ構造がオンし、この素子は導通する。
Ｇ１とＧ２の時間差は１μｓｅｃ程度と短い。つぎに、
Ｇ２にしきい値以上の電圧を印加し第２のＭＯＳＦＥＴ
をオンし、ｎ+ カソード領域１７からの電子の注入を停
止させ、ｎｐｎトランジスタをオフし、ｐ+アノード層
２０１からの正孔電流の通路をクーロン力により第１の
ＭＯＳＦＥＴからの電子電流の経路に沿うように変更
し、ｐベース領域２２に入った正孔電流はｐ+ 領域４、
短絡電極１１を通り電子電流に変換され、ｎ+ ソース領
域１３、第２チャネル領域１４を通りｎ+ カソード領域
に流れ込む。その後、Ｇ１をＧＮＤ電位にし第1 のＭＯ
ＳＦＥＴをオフすることでｐｎｐトランジスタをオフ
し、この素子を阻止状態にする。ｎ+ エミッタ領域５、
ｐベース領域２２、ｎ- 層２、ｎ+ バッファ層１９１お
よびｐ+ アノード層２０１で形成される寄生サイリスタ
構造による異常点弧であるラッチアップを防止するため
ｐ+ 領域４を形成する。
１がカソード電極１６に対して高電位にある場合、図３
のゲート波形を印加したときの動作を説明する。初期状
態として、Ｇ１はＧＮＤ（アース）電位、Ｇ２にしきい
値以上の電圧が印加されている。ここで、Ｇ１にしきい
値以上の電圧を印加すると第１のＭＯＳＦＥＴがオン
し、カソード電極１６を通してｎ+ エミッタ領域５から
ｎ- 層２に電子が注入される。アノード電極２１は高電
圧に印加されており、ＩＧＴＨは順方向にバイアスさ
れ、このｎ- 層２に流入した電子電流はｐベース領域２
２、ｎ- 層２、ｎ+バッファ層１９１およびｐ+ アノー
ド層２０１で形成されるｐｎｐトランジスタのベース電
流となり、このトランジスタはオンする。つぎに、前記
のトランジスタの電流がｎ+ カソード領域１７、ｐベー
ス領域２２、ｎ- 層２およびｎ+ バッファ層１９１で形
成されるｎｐｎトランジスタのベース電流となり、Ｇ２
をＧＮＤ電位にし第２のＭＯＳＦＥＴをオフすること
で、ｎｐｎトランジスタがオンし、ｐ+ アノード層２０
１、ｎ+ バッファ層１９１、ｎ- 層２、ｐベース領域２
２およびｎ+ カソード領域１７で形成されるｐｎｐｎの
４層のサイリスタ構造がオンし、この素子は導通する。
Ｇ１とＧ２の時間差は１μｓｅｃ程度と短い。つぎに、
Ｇ２にしきい値以上の電圧を印加し第２のＭＯＳＦＥＴ
をオンし、ｎ+ カソード領域１７からの電子の注入を停
止させ、ｎｐｎトランジスタをオフし、ｐ+アノード層
２０１からの正孔電流の通路をクーロン力により第１の
ＭＯＳＦＥＴからの電子電流の経路に沿うように変更
し、ｐベース領域２２に入った正孔電流はｐ+ 領域４、
短絡電極１１を通り電子電流に変換され、ｎ+ ソース領
域１３、第２チャネル領域１４を通りｎ+ カソード領域
に流れ込む。その後、Ｇ１をＧＮＤ電位にし第1 のＭＯ
ＳＦＥＴをオフすることでｐｎｐトランジスタをオフ
し、この素子を阻止状態にする。ｎ+ エミッタ領域５、
ｐベース領域２２、ｎ- 層２、ｎ+ バッファ層１９１お
よびｐ+ アノード層２０１で形成される寄生サイリスタ
構造による異常点弧であるラッチアップを防止するため
ｐ+ 領域４を形成する。
【０００５】
【発明が解決しようとする課題】この様な、縦型のＩＧ
ＴＨではチップの同一面上に演算回路を設ける場合、分
離領域が必要になり、組み込みが困難である。また、高
電位となるアノード側がパッケージと絶縁板を介して接
続されているため、素子のターンオフ時の電圧の変化率
によるノイズが絶縁板のキャパシタンスを通して漏れ、
演算回路を誤動作させる。また、高耐圧素子になるとｎ
- 層２が厚くなり、コスト高となる。
ＴＨではチップの同一面上に演算回路を設ける場合、分
離領域が必要になり、組み込みが困難である。また、高
電位となるアノード側がパッケージと絶縁板を介して接
続されているため、素子のターンオフ時の電圧の変化率
によるノイズが絶縁板のキャパシタンスを通して漏れ、
演算回路を誤動作させる。また、高耐圧素子になるとｎ
- 層２が厚くなり、コスト高となる。
【０００６】この発明は上記の欠点を除去した横型のＩ
ＧＴＨを提供することにある。
ＧＴＨを提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のＩＧＴＨにおいて、第一導電形半導体
基板の一主面に第二導電形層を積層し、第二導電形層に
第一導電形のベース領域が選択的に形成され、このベー
ス領域の表面層に選択的に第二導電形のエミッタ領域、
ソース領域およびカソード領域がそれぞれ形成され、さ
らに、エミッタ領域およびソース領域の一部を残して選
択的に接する共通の高濃度第一導電形領域が形成され、
第二導電形層に第一導電形のベース領域から離れた位置
に第二導電形のバッファ領域が形成され、このバッファ
領域の表面層に第一導電形のアノード領域が選択的に形
成され、ベース領域とアノード領域とに挟まれた第二導
電形層およびバッファ層領域のそれぞれの表面に高抵抗
膜が形成され、カソード電極がエミッタ領域表面および
カソード領域表面の露出面に共通に接触し、短絡電極が
高濃度第一導電形領域およびソース領域の露出面に共通
に接触し、アノード電極がアノード領域表面の露出面に
接触し、第１ゲート電極がエミッタ領域と第二導電形層
とに挟まれたベース領域の表面に絶縁膜を介して設けら
れ、第２ゲート電極がカソード領域とソース領域とに挟
まれたベース領域の表面に絶縁膜を介して設けられてい
ることである。
めに、この発明のＩＧＴＨにおいて、第一導電形半導体
基板の一主面に第二導電形層を積層し、第二導電形層に
第一導電形のベース領域が選択的に形成され、このベー
ス領域の表面層に選択的に第二導電形のエミッタ領域、
ソース領域およびカソード領域がそれぞれ形成され、さ
らに、エミッタ領域およびソース領域の一部を残して選
択的に接する共通の高濃度第一導電形領域が形成され、
第二導電形層に第一導電形のベース領域から離れた位置
に第二導電形のバッファ領域が形成され、このバッファ
領域の表面層に第一導電形のアノード領域が選択的に形
成され、ベース領域とアノード領域とに挟まれた第二導
電形層およびバッファ層領域のそれぞれの表面に高抵抗
膜が形成され、カソード電極がエミッタ領域表面および
カソード領域表面の露出面に共通に接触し、短絡電極が
高濃度第一導電形領域およびソース領域の露出面に共通
に接触し、アノード電極がアノード領域表面の露出面に
接触し、第１ゲート電極がエミッタ領域と第二導電形層
とに挟まれたベース領域の表面に絶縁膜を介して設けら
れ、第２ゲート電極がカソード領域とソース領域とに挟
まれたベース領域の表面に絶縁膜を介して設けられてい
ることである。
【０００８】また、第一導電形のベース領域が第一導電
形半導体基板に接続していることが効果的である。ま
た、第一導電形のベース領域と第一導電形のアノード領
域とに挟まれた第二導電形層および第二導電形のバッフ
ァ領域のそれぞれの表面に絶縁膜を介して高抵抗膜が形
成されていることが有効である。
形半導体基板に接続していることが効果的である。ま
た、第一導電形のベース領域と第一導電形のアノード領
域とに挟まれた第二導電形層および第二導電形のバッフ
ァ領域のそれぞれの表面に絶縁膜を介して高抵抗膜が形
成されていることが有効である。
【０００９】さらに、この高抵抗膜の一端がアノード電
極と接続し、他端がカソード電極またはゲート電極と直
接接続するか、または絶縁膜を介して接続していると望
ましい。
極と接続し、他端がカソード電極またはゲート電極と直
接接続するか、または絶縁膜を介して接続していると望
ましい。
【００１０】
【作用】横型のＩＧＴＨはチップの同一表面層にｎ+ カ
ソード領域およびｐ+ アノード領域が形成され、ｐ+ ア
ノード領域上に形成されたアノード電極はボンデングワ
イヤーでパッケージと点で接続されている。一方、縦型
のＩＧＴＨのアノード電極は絶縁板を介してパッケージ
に面で固着している。従って、パッケージとチップ間の
浮遊容量は横型のＩＧＨＴの方が極端に小さい。そのた
め、高電位であるアノード電極の電位がターンオフ時に
大きく変動しても、浮遊容量を介して同一チップ内に構
成された演算回路を誤動作させたり、外部にノイズが漏
れたりすることは小さい。また、ｐ- 層の一方の表面に
ｎ- 層を積層し、このｎ- 層に形成したｐベース領域を
ｐ- 層に接続することで素子の導通時の電流をｐ- 層に
も流し、オン電圧の低減を図ることができる。さらに、
このｐベース領域は分離領域にもなるので、演算回路を
組み込む場合は縦型のＩＧＴＨと違い、新規に分離領域
を設ける必要はない。また、ｐベース領域とアノード領
域の間のｎ- 層とｎ+バッファ領域の表面に高抵抗膜を
被覆させることで、カソード電極とアノード電極との間
の電位を均等化させ、ｎ- 層の空乏層をｎ- 層全体に広
げることがでる。さらに、ｐベース領域をｐ- 基板に接
続させることで、ｎ- ｐ- 接合からｎ-層およびｐ- 基
板に空乏層が広がるため、高耐圧にもかかわらず、ｎ-
層を大幅に薄くでき。
ソード領域およびｐ+ アノード領域が形成され、ｐ+ ア
ノード領域上に形成されたアノード電極はボンデングワ
イヤーでパッケージと点で接続されている。一方、縦型
のＩＧＴＨのアノード電極は絶縁板を介してパッケージ
に面で固着している。従って、パッケージとチップ間の
浮遊容量は横型のＩＧＨＴの方が極端に小さい。そのた
め、高電位であるアノード電極の電位がターンオフ時に
大きく変動しても、浮遊容量を介して同一チップ内に構
成された演算回路を誤動作させたり、外部にノイズが漏
れたりすることは小さい。また、ｐ- 層の一方の表面に
ｎ- 層を積層し、このｎ- 層に形成したｐベース領域を
ｐ- 層に接続することで素子の導通時の電流をｐ- 層に
も流し、オン電圧の低減を図ることができる。さらに、
このｐベース領域は分離領域にもなるので、演算回路を
組み込む場合は縦型のＩＧＴＨと違い、新規に分離領域
を設ける必要はない。また、ｐベース領域とアノード領
域の間のｎ- 層とｎ+バッファ領域の表面に高抵抗膜を
被覆させることで、カソード電極とアノード電極との間
の電位を均等化させ、ｎ- 層の空乏層をｎ- 層全体に広
げることがでる。さらに、ｐベース領域をｐ- 基板に接
続させることで、ｎ- ｐ- 接合からｎ-層およびｐ- 基
板に空乏層が広がるため、高耐圧にもかかわらず、ｎ-
層を大幅に薄くでき。
【００１１】
【実施例】図１にこの発明の一実施例の基本構造を示
す。従来の縦型素子と異なる点は、アノード電極２１が
第１ゲート電極８および第２ゲート電極１５と同一面上
に形成されていることである。予めｐ層３が選択的に埋
め込まれたｐ- 基板１上にｎ - 層２がエピタキシャル成
長などで積層され、この埋め込まれたｐ+ 層３に接する
ようにｎ- 層２にｐベース領域２２が形成され、このｐ
ベース領域２２の表面層にｎ+ エミッタ領域５、ｎ+ ソ
ース領域１３およびｎ+ カソード領域１７がそれぞれ選
択的に形成される。ｎ+ エミッタ領域５とｎ+ ソース領
域１３には選択的に一部を残してｐ+ 領域４が形成さ
れ、さらに、ｐベース領域２２から離れた位置にｎ+ バ
ッファ領域１９が形成され、このｎ+ バッファ領域１９
の表面層ににｐ+ アノード領域２０が選択的に形成され
る。このｐベース領域２２とｐ+ アノード領域２０とに
挟まれたｎ- 層２およびｎ+ バッファ領域１９のそれぞ
れの表面に図示されていない絶縁膜を介して高抵抗膜１
８が形成されている。この高抵抗膜１８の主材質はアモ
ルファスシリコン、ポリシリコンまたは窒化シリコンで
シート抵抗は１０8 Ω／□ないし１０10Ω／□である。
この高抵抗膜１８の一端はアノード電極２１と直接接続
し、他端は第１ゲート電極８またはカソード電極１６と
直接か、または絶縁膜を介して接続する。この高抵抗膜
１８上に絶縁膜９が被覆している。ｎ+ エミッタ領域５
とｎ- 層２に挟まれたｐベース領域２２の表面層は第１
チャネル領域６となる部分でその上に絶縁膜であるゲー
ト酸化膜７を介して第１ゲート電極８が形成され、第１
ゲート端子Ｇ１を有する第１のＭＯＳＦＥＴが形成され
る。さらに、ｎ+ ソース領域１３とｎ+ カソード領域１
７とに挟まれたｐベース領域２２の表面層は第２チャネ
ル領域１４となる部分でその上にゲート絶縁膜７を介し
て第２ゲート電極１５が形成され、第２ゲート端子Ｇ２
を有する第２のＭＯＳＦＥＴが形成される。第１および
第２ゲート電極上は高抵抗膜１８上を被覆しているもの
と同様の絶縁膜９で被覆されている。ｎ+ エミッタ領域
５とｐ+ 領域４の接合部を含む表面の一部分には絶縁膜
１０が形成され、ｐ+ 領域４とｎ+ ソース領域１３の表
面の露出部には短絡電極１１が設けられている。この短
絡電極１１とカソード電極１６とは絶縁膜１２で絶縁さ
れている。ｎ+ エミッタ領域５とｎ+ カソード領域１７
の表面の露出部にカソード電極１６が形成され、ｐ+ ア
ノード領域２０の表面にアノード電極２１が形成され
る。また、カソード電極１６およびアノード電極２１に
はカソード端子Ｋおよびアノード端子Ａがそれぞれ接続
される。
す。従来の縦型素子と異なる点は、アノード電極２１が
第１ゲート電極８および第２ゲート電極１５と同一面上
に形成されていることである。予めｐ層３が選択的に埋
め込まれたｐ- 基板１上にｎ - 層２がエピタキシャル成
長などで積層され、この埋め込まれたｐ+ 層３に接する
ようにｎ- 層２にｐベース領域２２が形成され、このｐ
ベース領域２２の表面層にｎ+ エミッタ領域５、ｎ+ ソ
ース領域１３およびｎ+ カソード領域１７がそれぞれ選
択的に形成される。ｎ+ エミッタ領域５とｎ+ ソース領
域１３には選択的に一部を残してｐ+ 領域４が形成さ
れ、さらに、ｐベース領域２２から離れた位置にｎ+ バ
ッファ領域１９が形成され、このｎ+ バッファ領域１９
の表面層ににｐ+ アノード領域２０が選択的に形成され
る。このｐベース領域２２とｐ+ アノード領域２０とに
挟まれたｎ- 層２およびｎ+ バッファ領域１９のそれぞ
れの表面に図示されていない絶縁膜を介して高抵抗膜１
８が形成されている。この高抵抗膜１８の主材質はアモ
ルファスシリコン、ポリシリコンまたは窒化シリコンで
シート抵抗は１０8 Ω／□ないし１０10Ω／□である。
この高抵抗膜１８の一端はアノード電極２１と直接接続
し、他端は第１ゲート電極８またはカソード電極１６と
直接か、または絶縁膜を介して接続する。この高抵抗膜
１８上に絶縁膜９が被覆している。ｎ+ エミッタ領域５
とｎ- 層２に挟まれたｐベース領域２２の表面層は第１
チャネル領域６となる部分でその上に絶縁膜であるゲー
ト酸化膜７を介して第１ゲート電極８が形成され、第１
ゲート端子Ｇ１を有する第１のＭＯＳＦＥＴが形成され
る。さらに、ｎ+ ソース領域１３とｎ+ カソード領域１
７とに挟まれたｐベース領域２２の表面層は第２チャネ
ル領域１４となる部分でその上にゲート絶縁膜７を介し
て第２ゲート電極１５が形成され、第２ゲート端子Ｇ２
を有する第２のＭＯＳＦＥＴが形成される。第１および
第２ゲート電極上は高抵抗膜１８上を被覆しているもの
と同様の絶縁膜９で被覆されている。ｎ+ エミッタ領域
５とｐ+ 領域４の接合部を含む表面の一部分には絶縁膜
１０が形成され、ｐ+ 領域４とｎ+ ソース領域１３の表
面の露出部には短絡電極１１が設けられている。この短
絡電極１１とカソード電極１６とは絶縁膜１２で絶縁さ
れている。ｎ+ エミッタ領域５とｎ+ カソード領域１７
の表面の露出部にカソード電極１６が形成され、ｐ+ ア
ノード領域２０の表面にアノード電極２１が形成され
る。また、カソード電極１６およびアノード電極２１に
はカソード端子Ｋおよびアノード端子Ａがそれぞれ接続
される。
【００１２】図１のＩＧＴＨにアノード電極２１がカソ
ード電極１６に対して高電位にある場合、図３のゲート
波形を印加したときの動作を説明する。初期状態とし
て、Ｇ１はＧＮＤ（アース）電位、Ｇ２にしきい値以上
の電圧が印加されている。ここで、Ｇ１にしきい値以上
の電圧を印加すると第１のＭＯＳＦＥＴがオンし、カソ
ード電極１６を通してｎ+ エミッタ領域５からｎ- 領域
２に電子が注入される。アノード電極２１は高電圧に印
加されており、ＩＧＴＨは順方向にバイアスされこのｎ
- 層２に流入した電子電流はｐベース領域２２、ｎ- 層
２、ｎ+ バッファ層１９およびｐ+ アノード領域２０で
形成されるｐｎｐトランジスタのベース電流となり、こ
のトランジスタはオンする。つぎに、前記のトランジス
タのコレクタ電流（サイリスタのアノード電流に相当す
る）がｎ+ カソード領域１７、ｐベース領域２２、ｎ-
領域２およびｎ+ バッファ層１９で形成されるｎｐｎト
ランジスタのベース電流となり、Ｇ２をＧＮＤ電位にし
第２のＭＯＳＦＥＴをオフすることで、ｎｐｎトランジ
スタがオンし、ｐ+ アノード領域２０、ｎ+ バッファ領
域１９、ｎ- 層２、ｐベース領域２２およびｎ+ カソー
ド領域１７で形成されるｐｎｐｎの４層のサイリスタ構
造がオンし、この素子は導通する。通電電流が増大する
とｎ- 層２を通っていた電流がｐ- 基板１の方にも流
れ、オン電圧を低減する。Ｇ１とＧ２の遅れ時間は１μ
ｓｅｃ程度と短い。つぎに、Ｇ２をしきい値以上の電圧
にし第２のＭＯＳＦＥＴをオンし、ｎ+ カソード領域１
７からｐベース領域２２への電子の注入を停止させ、ｎ
ｐｎトランジスタをオフし、ｐ+ アノード層２０からの
正孔電流の通路をクーロン力により第１のＭＯＳＦＥＴ
からの電子電流の経路に沿うように変更し、ｐベース領
域２２に入った正孔電流はｐ + 領域４、短絡電極１１を
通り電子電流に変換されｎ+ ソース領域１３、第２チャ
ネル領域１４を通りカソード領域に流れ込む。その後、
Ｇ１をＧＮＤ電位にし第２のＭＯＳＦＥＴをオフするこ
とでｐｎｐトランジスタをオフし、この素子を阻止状態
にする。ｎ+ エミッタ領域５、ｐベース領域２２、ｎ-
層２、ｎ+ バッファ層１９およびｐ+ アノード層２０で
形成される寄生サイリスタ構造によるラッチアップを防
止するためｐ+ 領域４を形成する。
ード電極１６に対して高電位にある場合、図３のゲート
波形を印加したときの動作を説明する。初期状態とし
て、Ｇ１はＧＮＤ（アース）電位、Ｇ２にしきい値以上
の電圧が印加されている。ここで、Ｇ１にしきい値以上
の電圧を印加すると第１のＭＯＳＦＥＴがオンし、カソ
ード電極１６を通してｎ+ エミッタ領域５からｎ- 領域
２に電子が注入される。アノード電極２１は高電圧に印
加されており、ＩＧＴＨは順方向にバイアスされこのｎ
- 層２に流入した電子電流はｐベース領域２２、ｎ- 層
２、ｎ+ バッファ層１９およびｐ+ アノード領域２０で
形成されるｐｎｐトランジスタのベース電流となり、こ
のトランジスタはオンする。つぎに、前記のトランジス
タのコレクタ電流（サイリスタのアノード電流に相当す
る）がｎ+ カソード領域１７、ｐベース領域２２、ｎ-
領域２およびｎ+ バッファ層１９で形成されるｎｐｎト
ランジスタのベース電流となり、Ｇ２をＧＮＤ電位にし
第２のＭＯＳＦＥＴをオフすることで、ｎｐｎトランジ
スタがオンし、ｐ+ アノード領域２０、ｎ+ バッファ領
域１９、ｎ- 層２、ｐベース領域２２およびｎ+ カソー
ド領域１７で形成されるｐｎｐｎの４層のサイリスタ構
造がオンし、この素子は導通する。通電電流が増大する
とｎ- 層２を通っていた電流がｐ- 基板１の方にも流
れ、オン電圧を低減する。Ｇ１とＧ２の遅れ時間は１μ
ｓｅｃ程度と短い。つぎに、Ｇ２をしきい値以上の電圧
にし第２のＭＯＳＦＥＴをオンし、ｎ+ カソード領域１
７からｐベース領域２２への電子の注入を停止させ、ｎ
ｐｎトランジスタをオフし、ｐ+ アノード層２０からの
正孔電流の通路をクーロン力により第１のＭＯＳＦＥＴ
からの電子電流の経路に沿うように変更し、ｐベース領
域２２に入った正孔電流はｐ + 領域４、短絡電極１１を
通り電子電流に変換されｎ+ ソース領域１３、第２チャ
ネル領域１４を通りカソード領域に流れ込む。その後、
Ｇ１をＧＮＤ電位にし第２のＭＯＳＦＥＴをオフするこ
とでｐｎｐトランジスタをオフし、この素子を阻止状態
にする。ｎ+ エミッタ領域５、ｐベース領域２２、ｎ-
層２、ｎ+ バッファ層１９およびｐ+ アノード層２０で
形成される寄生サイリスタ構造によるラッチアップを防
止するためｐ+ 領域４を形成する。
【００１３】また、この素子が阻止状態のときは高抵抗
膜１８によって、アノード端子Ａとカソード端子Ｋ間の
電圧は膜内で均等化され、さらにｎ- 層２に形成したｐ
ベース領域２２をｐ- 基板に接続することで、スムーズ
に空乏層はｎ- 層２とｐ- 基板１に広がる。そのため、
縦形素子に比べ、ｎ- 層２の厚さを１／１０程度と大幅
に低減できる。尚、ｐベース領域２２がｐ- 基板に接続
していない場合でも類似の効果が期待できる。また、高
抵抗膜１８中を流れる漏れ電流を小さく抑えるには、絶
縁膜を介して第１ゲート電極８またはカソード電極１６
に高抵抗膜１８の一端を接続するとよい。
膜１８によって、アノード端子Ａとカソード端子Ｋ間の
電圧は膜内で均等化され、さらにｎ- 層２に形成したｐ
ベース領域２２をｐ- 基板に接続することで、スムーズ
に空乏層はｎ- 層２とｐ- 基板１に広がる。そのため、
縦形素子に比べ、ｎ- 層２の厚さを１／１０程度と大幅
に低減できる。尚、ｐベース領域２２がｐ- 基板に接続
していない場合でも類似の効果が期待できる。また、高
抵抗膜１８中を流れる漏れ電流を小さく抑えるには、絶
縁膜を介して第１ゲート電極８またはカソード電極１６
に高抵抗膜１８の一端を接続するとよい。
【００１４】
【発明の効果】横型のＩＧＢＴにすることで、同一チッ
プ内への演算回路の組み込みを容易にし、素子のターン
オフ時の電圧の変化率により発生するノイズの影響を小
さくする。またｎ- 層を薄くして、製造コストの低減を
図ることができる。
プ内への演算回路の組み込みを容易にし、素子のターン
オフ時の電圧の変化率により発生するノイズの影響を小
さくする。またｎ- 層を薄くして、製造コストの低減を
図ることができる。
【図１】この発明の一実施例の絶縁ゲート型サイリスタ
の構造断面図
の構造断面図
【図２】従来の縦型の絶縁ゲート型サイリスタの構造断
面図
面図
【図３】絶縁ゲート型サイリスタの駆動用ゲート波形線
図
図
１ ｐ- 基板 ２ ｎ- 層 ３ ｐ埋め込み層 ４ ｐ+ 領域 ５ ｎ+ エミッタ領域 ６ 第１チャネル領域 ７ ゲート絶縁膜 ８ 第１ゲート電極 ９ 絶縁膜 １０ 絶縁膜 １１ 短絡電極 １２ 絶縁膜 １３ ｎ+ ソース領域 １４ 第２チャネル領域 １５ 第２ゲート電極 １６ カソード電極 １７ ｎ+ カソード領域 １８ 高抵抗膜 １９ ｎ+ バッファ領域 １９１ ｎ+ バッファ層 ２０ ｐ+ アノード領域 ２０１ ｐ+ アノード層 ２１ アノード電極 ２２ ｐベース領域 Ｇ１ 第１ゲート端子 Ｇ２ 第２ゲート端子 Ｋ カソード端子 Ａ アノード端子
フロントページの続き (56)参考文献 特開 平４−162776（ＪＰ，Ａ) 特開 平６−204463（ＪＰ，Ａ) 特開 平４−304675（ＪＰ，Ａ) 特開 平８−130312（ＪＰ，Ａ) 特開 平８−64804（ＪＰ，Ａ) 特開 平７−130999（ＪＰ，Ａ) 特開 平６−351225（ＪＰ，Ａ) 特開 平６−140587（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749
Claims (8)
- 【請求項１】第一導電形半導体基板の一主面に第二導電
形層を積層し、第二導電形層に第一導電形のベース領域
が選択的に形成され、このベース領域の表面層に選択的
に第二導電形のエミッタ領域、ソース領域およびカソー
ド領域がそれぞれ形成され、さらに、エミッタ領域およ
びソース領域の一部を残して選択的に接する共通の高濃
度第一導電形領域が形成され、第二導電形層にベース領
域から離れた位置に第二導電形のバッファ領域が形成さ
れ、このバッファ領域の表面層に第一導電形のアノード
領域が選択的に形成され、ベース領域とアノード領域と
に挟まれた第二導電形層およびバッファ領域のそれぞれ
の表面に、高抵抗膜が形成され、カソード電極がエミッ
タ領域表面およびカソード領域表面の露出面に共通に接
触し、短絡電極が高濃度第一導電形領域およびソース領
域の露出面に共通に接触し、アノード電極がアノード領
域表面の露出面に接触し、第１ゲート電極がエミッタ領
域と第二導電形層とに挟まれたベース領域の表面に絶縁
膜を介して設けられ、第２ゲート電極がカソード領域と
ソース領域とに挟まれたベース領域の表面に絶縁膜を介
して設けられていることを特徴とする絶縁ゲート型サイ
リスタ。 - 【請求項２】第一導電形のベース領域が第一導電形半導
体基板に接続されていることを特徴とする請求項１記載
の絶縁ゲート型サイリスタ。 - 【請求項３】第一導電形のベース領域とアノード領域と
に挟まれた、第二導電形層および第二導電形のバッファ
領域のそれぞれの表面に絶縁膜を介して高抵抗膜が形成
されることを特徴とする請求項１又は２記載の絶縁ゲー
ト型サイリスタ。 - 【請求項４】高抵抗膜の一端がアノード電極に接続され
ていることを特徴とする請求項３記載の絶縁ゲート型サ
イリスタ。 - 【請求項５】高抵抗膜の一端がアノード電極に接続さ
れ、他端がゲート電極に接続されていることを特徴とす
る請求項３記載の絶縁ゲート型サイリスタ。 - 【請求項６】高抵抗膜の一端がアノード電極に接続さ
れ、他端が絶縁膜を介してゲート電極に接続されている
ことを特徴とする請求項３記載の絶縁ゲート型サイリス
タ。 - 【請求項７】高抵抗膜の一端がアノード電極に接続さ
れ、他端がカソード電極に接続されていることを特徴と
する請求項３記載の絶縁ゲート型サイリスタ。 - 【請求項８】高抵抗膜の一端がアノード電極に接続さ
れ、他端が絶縁膜を介してカソード電極に接続されてい
ることを特徴とする請求項３記載の絶縁ゲート型サイリ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21684094A JP3185558B2 (ja) | 1994-09-12 | 1994-09-12 | 絶縁ゲート型サイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21684094A JP3185558B2 (ja) | 1994-09-12 | 1994-09-12 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883898A JPH0883898A (ja) | 1996-03-26 |
| JP3185558B2 true JP3185558B2 (ja) | 2001-07-11 |
Family
ID=16694730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21684094A Expired - Fee Related JP3185558B2 (ja) | 1994-09-12 | 1994-09-12 | 絶縁ゲート型サイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185558B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116387359A (zh) * | 2023-06-02 | 2023-07-04 | 清华大学 | 逆阻型门极换流晶闸管及其制作方法 |
-
1994
- 1994-09-12 JP JP21684094A patent/JP3185558B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0883898A (ja) | 1996-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08139319A (ja) | 半導体装置およびその製造方法 | |
| US5889310A (en) | Semiconductor device with high breakdown voltage island region | |
| US9893065B2 (en) | Semiconductor integrated circuit | |
| EP0630054B1 (en) | Thyristor with insulated gate and method for operating the same | |
| JP2946750B2 (ja) | 半導体装置 | |
| JP3119931B2 (ja) | サイリスタ | |
| JPH03194974A (ja) | Ｍｏｓ型半導体装置 | |
| US10217765B2 (en) | Semiconductor integrated circuit | |
| US5874767A (en) | Semiconductor device including a lateral power device | |
| JP3201213B2 (ja) | 半導体装置およびその制御方法 | |
| JP3185558B2 (ja) | 絶縁ゲート型サイリスタ | |
| JPH1065018A (ja) | 半導体装置 | |
| JPH0654796B2 (ja) | 複合半導体装置 | |
| JP3206395B2 (ja) | 半導体装置 | |
| JPH047592B2 (ja) | ||
| JP2728453B2 (ja) | 出力回路 | |
| JP3161092B2 (ja) | デュアルゲートｍｏｓサイリスタ | |
| JP2001127287A (ja) | 絶縁ゲート型半導体装置 | |
| KR102100857B1 (ko) | 전력 반도체 소자 | |
| JPH0645592A (ja) | 複合型半導体装置 | |
| JP3200328B2 (ja) | 複合半導体装置 | |
| JPH11330453A (ja) | 横形絶縁ゲート型トランジスタ | |
| JP3342944B2 (ja) | 横型高耐圧半導体素子 | |
| JP2700026B2 (ja) | 絶縁ゲートバイポーラ導通形トランジスタ | |
| JP2713496B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |