JPH0337740B2 - - Google Patents
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- JPH0337740B2 JPH0337740B2 JP59035318A JP3531884A JPH0337740B2 JP H0337740 B2 JPH0337740 B2 JP H0337740B2 JP 59035318 A JP59035318 A JP 59035318A JP 3531884 A JP3531884 A JP 3531884A JP H0337740 B2 JPH0337740 B2 JP H0337740B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各能動層用の単結晶シリコン膜、
単結晶電極、単結晶絶縁膜を順次積層して半導体
立体回路素子を形成する半導体立体回路素子の製
造方法に関する。
単結晶電極、単結晶絶縁膜を順次積層して半導体
立体回路素子を形成する半導体立体回路素子の製
造方法に関する。
一般に、半導体薄膜、電極、配線用薄膜および
絶縁用薄膜を交互に積層して立体的な回路素子を
形成し、回路の高密度化、高集積化を図ることが
行なわれているが、特性の優れた半導体立体回路
素子を得るために、従来より、前記素子を構成す
る各材料を単結晶状態のまま積層することが試み
られている。
絶縁用薄膜を交互に積層して立体的な回路素子を
形成し、回路の高密度化、高集積化を図ることが
行なわれているが、特性の優れた半導体立体回路
素子を得るために、従来より、前記素子を構成す
る各材料を単結晶状態のまま積層することが試み
られている。
たとえば、MOSトランジスタを製造する場合、
第1図に示すように、最下層の単結晶シリコン膜
に相当するシリコン基板1上に開口2を有するシ
リコン酸化膜からなる拡散マスク3を形成し、基
板1の開口2に露出する部分にホウ素等の不純物
を拡散してソース領域4、ドレイン領域5を形成
し、第2図に示すように、マスク3を除去したの
ち、第3図に示すように、基板1上にゲート絶縁
膜としてCVD法により単結晶スピネル膜6を形
成し、さらにスピネル膜6上に該スピネル膜6の
選択エツチング用のシリコン酸化膜7を形成す
る。
第1図に示すように、最下層の単結晶シリコン膜
に相当するシリコン基板1上に開口2を有するシ
リコン酸化膜からなる拡散マスク3を形成し、基
板1の開口2に露出する部分にホウ素等の不純物
を拡散してソース領域4、ドレイン領域5を形成
し、第2図に示すように、マスク3を除去したの
ち、第3図に示すように、基板1上にゲート絶縁
膜としてCVD法により単結晶スピネル膜6を形
成し、さらにスピネル膜6上に該スピネル膜6の
選択エツチング用のシリコン酸化膜7を形成す
る。
そして第4図に示すように、フオトエツチング
等によりシリコン酸化膜7にコンタクトホール8
の一部を形成したのち、シリコン酸化膜7をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160〜200℃に加熱してスピネル膜6をエツチ
ングし、シリコン酸化膜7およびスピネル膜6に
コンタクトホール8を形成し、第5図に示すよう
に、シリコン酸化膜7を除去したのち、スピネル
膜6上およびコンタクトホール8内に電極・配線
用薄膜である単結晶シリコン薄膜を形成するとと
もに、前記シリコン薄膜に不純物を高濃度に導入
してレーザアニール等を施こし、前記シリコン薄
膜を低抵抗下し、低抵抗下した前記シリコン薄膜
を所定形状に選択エツチングして電極配線パター
ンを形成するとともに、この上面に単結晶スピネ
ル膜等の層間絶縁膜を積層し、さらにその上面に
次層の単結晶シリコン膜を積層し、以下前記の各
工程を繰り返してMOSトランジスタを製造する。
等によりシリコン酸化膜7にコンタクトホール8
の一部を形成したのち、シリコン酸化膜7をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160〜200℃に加熱してスピネル膜6をエツチ
ングし、シリコン酸化膜7およびスピネル膜6に
コンタクトホール8を形成し、第5図に示すよう
に、シリコン酸化膜7を除去したのち、スピネル
膜6上およびコンタクトホール8内に電極・配線
用薄膜である単結晶シリコン薄膜を形成するとと
もに、前記シリコン薄膜に不純物を高濃度に導入
してレーザアニール等を施こし、前記シリコン薄
膜を低抵抗下し、低抵抗下した前記シリコン薄膜
を所定形状に選択エツチングして電極配線パター
ンを形成するとともに、この上面に単結晶スピネ
ル膜等の層間絶縁膜を積層し、さらにその上面に
次層の単結晶シリコン膜を積層し、以下前記の各
工程を繰り返してMOSトランジスタを製造する。
ところが、前記各工程によりMOSトランジス
タを製造する場合、ソース領域4、ドレイン領域
5を形成したのち、拡散マスク3を除去し、その
後CVD法によりスピネル膜6を形成しているた
め、マスク3を除去した際に、ソース領域4、ド
レイン領域5のpn接合面が露出することになり、
露出したpn接合面に不純物等が付着してpn接合
でのリーク電流が増大し、素子の特性不良を招く
とともに、マスク3の除去後、Al−HCl−MgCl2
−CO2−H2の反応ガスによるCVD法によりスピ
ネル膜6を形成した際、反応開始後の初期階段に
おいて、未反応のAl蒸気、AlCl3、MgCl2等が露
出した前記pn接合面に付着し、pn接合における
リーク電流が増大して素子の特性不良を招き、素
子の歩留が低下するという欠点がある。
タを製造する場合、ソース領域4、ドレイン領域
5を形成したのち、拡散マスク3を除去し、その
後CVD法によりスピネル膜6を形成しているた
め、マスク3を除去した際に、ソース領域4、ド
レイン領域5のpn接合面が露出することになり、
露出したpn接合面に不純物等が付着してpn接合
でのリーク電流が増大し、素子の特性不良を招く
とともに、マスク3の除去後、Al−HCl−MgCl2
−CO2−H2の反応ガスによるCVD法によりスピ
ネル膜6を形成した際、反応開始後の初期階段に
おいて、未反応のAl蒸気、AlCl3、MgCl2等が露
出した前記pn接合面に付着し、pn接合における
リーク電流が増大して素子の特性不良を招き、素
子の歩留が低下するという欠点がある。
この発明は、前記の点に留意してなされたもの
であり、単結晶絶縁膜として形成した単結晶スピ
ネル膜を、各層の単結晶シリコン膜にソース領
域、ドレイン領域を形成する際の拡散マスクとし
て兼用し、ソース領域、ドレイン領域のpn接合
面が露出することを防止し、前記pn接合面への
不純物等の付着による特性不良の発生を抑止する
ことを目的とする。
であり、単結晶絶縁膜として形成した単結晶スピ
ネル膜を、各層の単結晶シリコン膜にソース領
域、ドレイン領域を形成する際の拡散マスクとし
て兼用し、ソース領域、ドレイン領域のpn接合
面が露出することを防止し、前記pn接合面への
不純物等の付着による特性不良の発生を抑止する
ことを目的とする。
この発明は、単結晶シリコン膜、単結晶電極、
単結晶絶縁膜を順次積層して半導体立体回路素子
を形成する半導体立体回路素子の製造方法におい
て、前記単結晶絶縁膜として単結晶スピネル膜を
前記シリコン膜上に形成する工程と、前記スピネ
ル膜を選択エツチングして所定形状に加工する工
程と、所定形状の前記スピネル膜を拡散マスクと
して前記シリコン膜にホウ素を熱拡散させる工程
とを含むことを特徴とする半導体立体回路素子の
製造方法である。
単結晶絶縁膜を順次積層して半導体立体回路素子
を形成する半導体立体回路素子の製造方法におい
て、前記単結晶絶縁膜として単結晶スピネル膜を
前記シリコン膜上に形成する工程と、前記スピネ
ル膜を選択エツチングして所定形状に加工する工
程と、所定形状の前記スピネル膜を拡散マスクと
して前記シリコン膜にホウ素を熱拡散させる工程
とを含むことを特徴とする半導体立体回路素子の
製造方法である。
〔発明の効果〕
したがつて、この発明の半導体立体回路素子の
製造方法によると、単結晶絶縁膜として単結晶シ
リコン膜上に形成した単結晶スピネル膜を選択エ
ツチングにより所定形状に加工したのち、前記ス
ピネル膜を拡散マスクとして前記シリコン膜にホ
ウ素を熱拡散させるようにしたことにより、前記
シリコン膜にホウ素を拡散させて形成されるソー
ス領域、ドレイン領域のpn接合面を前記スピネ
ル膜により被覆して前記pn接合面が露出するこ
とを防止でき、前記pn接合面への不純物等の付
着による特性不良の発生を抑止することが可能と
なり、半導体立体回路素子の歩留の向上を図るこ
とができる。
製造方法によると、単結晶絶縁膜として単結晶シ
リコン膜上に形成した単結晶スピネル膜を選択エ
ツチングにより所定形状に加工したのち、前記ス
ピネル膜を拡散マスクとして前記シリコン膜にホ
ウ素を熱拡散させるようにしたことにより、前記
シリコン膜にホウ素を拡散させて形成されるソー
ス領域、ドレイン領域のpn接合面を前記スピネ
ル膜により被覆して前記pn接合面が露出するこ
とを防止でき、前記pn接合面への不純物等の付
着による特性不良の発生を抑止することが可能と
なり、半導体立体回路素子の歩留の向上を図るこ
とができる。
つぎに、この発明をその1実施例を示した第6
図以下の図面とともに詳細に説明する。
図以下の図面とともに詳細に説明する。
いま、MOSトランジスタを製造する場合、第
6図に示すように、最下層の単結晶シリコン膜に
相当する方位(100)、比抵抗10Ω・cmのN形シリ
コン基板9上に、CVD法により単結晶絶縁膜と
して厚さ約0.1μmの単結晶スピネル膜10を形成
し、さらにスピネル膜10上にCVD法によりス
ピネル膜10のエツチング用マスクとして厚さ約
0.1μmのシリコン酸化膜11を形成し、第7図に
示すように、通常のフオトエツチングによりシリ
コン酸化膜11を選択エツチングして開口12の
一部を形成したのち、シリコン酸化膜11をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160〜200℃に加熱してスピネル膜10を選択
エツチングし、スピネル膜10を所定形状に加工
してシリコン酸化膜11およびスピネル膜10に
開口12を形成する。
6図に示すように、最下層の単結晶シリコン膜に
相当する方位(100)、比抵抗10Ω・cmのN形シリ
コン基板9上に、CVD法により単結晶絶縁膜と
して厚さ約0.1μmの単結晶スピネル膜10を形成
し、さらにスピネル膜10上にCVD法によりス
ピネル膜10のエツチング用マスクとして厚さ約
0.1μmのシリコン酸化膜11を形成し、第7図に
示すように、通常のフオトエツチングによりシリ
コン酸化膜11を選択エツチングして開口12の
一部を形成したのち、シリコン酸化膜11をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160〜200℃に加熱してスピネル膜10を選択
エツチングし、スピネル膜10を所定形状に加工
してシリコン酸化膜11およびスピネル膜10に
開口12を形成する。
つぎにシリコン酸化膜11を除去し、第8図に
示すように、所定形状のスピネル膜10を拡散マ
スクとし、基板9の開口12に露出した部分に臭
化ホウ素BBr3や窒化ホウ素BN等を不純物源とし
てホウ素を熱拡散し、ソース領域13、ドレイン
領域14を形成したのち、第9図に示すように、
さらにスピネル膜10およびソース、ドレイン領
域13、14上にCVD法により厚さ約0.1μmの
単結晶スピネル膜10を積層する。
示すように、所定形状のスピネル膜10を拡散マ
スクとし、基板9の開口12に露出した部分に臭
化ホウ素BBr3や窒化ホウ素BN等を不純物源とし
てホウ素を熱拡散し、ソース領域13、ドレイン
領域14を形成したのち、第9図に示すように、
さらにスピネル膜10およびソース、ドレイン領
域13、14上にCVD法により厚さ約0.1μmの
単結晶スピネル膜10を積層する。
さらに第10図に示すように、スピネル膜10
上に厚さ0.1μmのシリコン酸化膜15を形成する
とともに、フオトエツチングによりシリコン酸化
膜15にコンタクトホール16の一部を形成した
のち、シリコン酸化膜15をエツチング用マスク
とし、硫酸−燐酸系のエツチヤントによりスピネ
ル膜10を選択エツチングし、シリコン酸化膜1
5およびスピネル膜10にコンタクトホール16
を形成し、その後第11図に示すようにシリコン
酸化膜15を除去し、スピネル膜10上およびコ
ンタクトホール16内に電極・配線用薄膜である
単結晶シリコン薄膜を形成するとともに、前記シ
リコン薄膜に不純物を高濃度に導入してレーザア
ニール等を施こし、前記シリコン薄膜を低抵抗下
し、低抵抗下した前記シリコン薄膜を所定形状に
選択エツチングして電極配線パターンを形成する
とともに、この上面に単結晶スピネル膜等の層間
絶縁膜を積層し、さらにその上面に次層の単結晶
シリコン膜を積層し、以下前記の各工程を繰り返
してMOSトランジスタを製造する。
上に厚さ0.1μmのシリコン酸化膜15を形成する
とともに、フオトエツチングによりシリコン酸化
膜15にコンタクトホール16の一部を形成した
のち、シリコン酸化膜15をエツチング用マスク
とし、硫酸−燐酸系のエツチヤントによりスピネ
ル膜10を選択エツチングし、シリコン酸化膜1
5およびスピネル膜10にコンタクトホール16
を形成し、その後第11図に示すようにシリコン
酸化膜15を除去し、スピネル膜10上およびコ
ンタクトホール16内に電極・配線用薄膜である
単結晶シリコン薄膜を形成するとともに、前記シ
リコン薄膜に不純物を高濃度に導入してレーザア
ニール等を施こし、前記シリコン薄膜を低抵抗下
し、低抵抗下した前記シリコン薄膜を所定形状に
選択エツチングして電極配線パターンを形成する
とともに、この上面に単結晶スピネル膜等の層間
絶縁膜を積層し、さらにその上面に次層の単結晶
シリコン膜を積層し、以下前記の各工程を繰り返
してMOSトランジスタを製造する。
ところで、基板1にホウ素を拡散させる際に、
単結晶スピネル膜を拡散マスクとして使用したと
きのマスキング効果について実験を行なつた結
果、単結晶スピネル膜中のホウ素の拡散係数D
は、シリコン基板中におけるホウ素の表面濃度を
1〜3×1019cm-3として、拡散温度を1000℃、
1100℃とした場合にそれぞれ D=5.4×10-17cm2/sec(1000℃) D=3.6×10-16cm2/sec(1100℃) となり、シリコン酸化膜を拡散マスクとして使用
した場合のシリコン酸化膜中のホウ素の拡散係数
と同程度のデータを得ることができ、単結晶スピ
ネル膜を拡散マスクとして使用できることを実験
的に確証した。
単結晶スピネル膜を拡散マスクとして使用したと
きのマスキング効果について実験を行なつた結
果、単結晶スピネル膜中のホウ素の拡散係数D
は、シリコン基板中におけるホウ素の表面濃度を
1〜3×1019cm-3として、拡散温度を1000℃、
1100℃とした場合にそれぞれ D=5.4×10-17cm2/sec(1000℃) D=3.6×10-16cm2/sec(1100℃) となり、シリコン酸化膜を拡散マスクとして使用
した場合のシリコン酸化膜中のホウ素の拡散係数
と同程度のデータを得ることができ、単結晶スピ
ネル膜を拡散マスクとして使用できることを実験
的に確証した。
したがつて、前記実施例によると、基板1およ
び各層の単結晶シリコン膜上に形成した所定形状
のスピネル膜10をホウ素の拡散マスクとして使
用したため、基板1および前記各層の単結晶シリ
コン膜に形成されるソース領域13、ドレイン領
域14のpn接合面をスピネル膜10により被覆
して前記pn接合面が露出することを防止でき、
前記pn接合面への不純物等の付着による特性不
良の発生を抑止することが可能となり、半導体立
体回路素子の歩留の向上を図ることができる。
び各層の単結晶シリコン膜上に形成した所定形状
のスピネル膜10をホウ素の拡散マスクとして使
用したため、基板1および前記各層の単結晶シリ
コン膜に形成されるソース領域13、ドレイン領
域14のpn接合面をスピネル膜10により被覆
して前記pn接合面が露出することを防止でき、
前記pn接合面への不純物等の付着による特性不
良の発生を抑止することが可能となり、半導体立
体回路素子の歩留の向上を図ることができる。
第1図ないし第5図はそれぞれ従来の半導体立
体回路素子の製造過程を示す断面図、第6図ない
し第11図はこの発明の半導体立体回路素子の製
造方法の1実施例を示し、それぞれ製造過程を示
す断面図である。 9……シリコン基板、10……単結晶スピネル
膜。
体回路素子の製造過程を示す断面図、第6図ない
し第11図はこの発明の半導体立体回路素子の製
造方法の1実施例を示し、それぞれ製造過程を示
す断面図である。 9……シリコン基板、10……単結晶スピネル
膜。
Claims (1)
- 1 単結晶シリコン膜、単結晶電極、単結晶絶縁
膜を順次積層して半導体立体回路素子を形成する
半導体立体回路素子の製造方法において、前記単
結晶絶縁膜として、ホウ素に対する拡散係数がシ
リコン酸化膜と同程度の値を持つ単結晶スピネル
膜を前記シリコン膜上に形成する工程と、前記ス
ピネル膜を選択エツチングして所定形状に加工す
る工程と、所定形状の前記スピネル膜を拡散マス
クとして前記シリコン膜にホウ素を熱拡散させる
工程と、を含むことを特徴とする半導体立体回路
素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3531884A JPS60180156A (ja) | 1984-02-28 | 1984-02-28 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3531884A JPS60180156A (ja) | 1984-02-28 | 1984-02-28 | 半導体立体回路素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60180156A JPS60180156A (ja) | 1985-09-13 |
JPH0337740B2 true JPH0337740B2 (ja) | 1991-06-06 |
Family
ID=12438458
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3531884A Granted JPS60180156A (ja) | 1984-02-28 | 1984-02-28 | 半導体立体回路素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60180156A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2549490Y2 (ja) * | 1991-01-29 | 1997-09-30 | 旭硝子株式会社 | 天窓用複層ガラス構造 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
JPS5821854A (ja) * | 1981-07-31 | 1983-02-08 | Sanyo Electric Co Ltd | 半導体回路素子 |
JPS5868963A (ja) * | 1981-10-19 | 1983-04-25 | Fujitsu Ltd | 半導体装置 |
-
1984
- 1984-02-28 JP JP3531884A patent/JPS60180156A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
JPS5821854A (ja) * | 1981-07-31 | 1983-02-08 | Sanyo Electric Co Ltd | 半導体回路素子 |
JPS5868963A (ja) * | 1981-10-19 | 1983-04-25 | Fujitsu Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS60180156A (ja) | 1985-09-13 |
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Legal Events
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