JPS58218229A - 遅延時間選定回路 - Google Patents
遅延時間選定回路Info
- Publication number
- JPS58218229A JPS58218229A JP57100430A JP10043082A JPS58218229A JP S58218229 A JPS58218229 A JP S58218229A JP 57100430 A JP57100430 A JP 57100430A JP 10043082 A JP10043082 A JP 10043082A JP S58218229 A JPS58218229 A JP S58218229A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- package
- delay
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）技術の背景
本発明は、情報処理装置におけるクロック調整や、その
他広く信号を遅延させる必要のある一般の回路に用いる
遅延時間付与回路に係シ、特に複数の遅延時間のうちか
ら任意の遅延時間を選択することのできる遅延時間選定
回路に関するものである。
他広く信号を遅延させる必要のある一般の回路に用いる
遅延時間付与回路に係シ、特に複数の遅延時間のうちか
ら任意の遅延時間を選択することのできる遅延時間選定
回路に関するものである。
（２）従来技術の問題点
従来の遅延時間付与回路は、インダクタンス−キャパシ
タなどから構成されるディレーラインや、第１図に示す
ようなディレーライン１と、波形整形用のバッファゲー
ト２を同一パッケージ已に内蔵したディレー回路などが
知られている。
タなどから構成されるディレーラインや、第１図に示す
ようなディレーライン１と、波形整形用のバッファゲー
ト２を同一パッケージ已に内蔵したディレー回路などが
知られている。
このようなディレー回路は、一つの入力端子４に対し、
それぞれ遅延時間を異にした複数の出力５が得られるよ
う構成され、使用に際しては適当な遅延時間をもつ出力
端子を選び、これを短絡回路や、切替スイッチを用める
などの方法で各デバイスに接続することが行われていた
。しかしながら、このような方法ではディレー回路のパ
ッケージの他に、短絡回路のパッケージや切替スイッチ
の占有するスペースが必要で、今日の大規模な集積化の
傾向に反する。また、ディレー回路の入出力端子数も、
例えば８種の遅延時間を選択できるようにするためには
、咳８個の出力端子と入力端子、アース端子、電源端子
の計１１個の端子が必要でパッケージそのものの小型化
にも限度があり、選択しうる遅延時間の種類を増やそう
とすれば、出力端子を増加せざるを得す、必然的に大型
化してしまう欠点があった。また、遅延時間の選定も、
短絡回路のハンダ付等に手間がかがシ、機器の調整には
不便であった。本発明はこのような欠点を解消し、パッ
ケージの出力端子数を減少して小型化を可能にしたうえ
、異なる遅延時間を任意に選定でき、しかも選定後も自
由にその変更をすることもできる遅延時間選定回路を提
供するものである。
それぞれ遅延時間を異にした複数の出力５が得られるよ
う構成され、使用に際しては適当な遅延時間をもつ出力
端子を選び、これを短絡回路や、切替スイッチを用める
などの方法で各デバイスに接続することが行われていた
。しかしながら、このような方法ではディレー回路のパ
ッケージの他に、短絡回路のパッケージや切替スイッチ
の占有するスペースが必要で、今日の大規模な集積化の
傾向に反する。また、ディレー回路の入出力端子数も、
例えば８種の遅延時間を選択できるようにするためには
、咳８個の出力端子と入力端子、アース端子、電源端子
の計１１個の端子が必要でパッケージそのものの小型化
にも限度があり、選択しうる遅延時間の種類を増やそう
とすれば、出力端子を増加せざるを得す、必然的に大型
化してしまう欠点があった。また、遅延時間の選定も、
短絡回路のハンダ付等に手間がかがシ、機器の調整には
不便であった。本発明はこのような欠点を解消し、パッ
ケージの出力端子数を減少して小型化を可能にしたうえ
、異なる遅延時間を任意に選定でき、しかも選定後も自
由にその変更をすることもできる遅延時間選定回路を提
供するものである。
（３）発明の構成
本発明の構成は、特許請求の範囲に記載のとおシであシ
、遅延回路に１選択回路を同−Ｐ“ パッケージ内に装着して成り、遅延回路から出力される
複数の出力のうちの一つを、上記選択回路が外部から入
力ｊ′・れる選択信号に従って選択し出力端子に出力す
るようになっている。
、遅延回路に１選択回路を同−Ｐ“ パッケージ内に装着して成り、遅延回路から出力される
複数の出力のうちの一つを、上記選択回路が外部から入
力ｊ′・れる選択信号に従って選択し出力端子に出力す
るようになっている。
（４） 発明の実施例
第２図に本発明の二つの実施例を示す。
同図において、８はディレー回路、９はその出力信号線
であり、この例では８種の遅延時間を選択できるように
なっている。１ｏはマルチプレクサであシ、９の出力信
号線のうちの一つを選択して出力端子１４に出力する。
であり、この例では８種の遅延時間を選択できるように
なっている。１ｏはマルチプレクサであシ、９の出力信
号線のうちの一つを選択して出力端子１４に出力する。
該選択は、セレクト信号入力端子１３からの信号によっ
て制御され、該セレクト信号はロジックレベルの信号で
あって選択は極めて容易である。該端子１３は本例の８
本の信号出力の切替のためには３個あればよく、パッケ
ージ１１全体の端子数はその個入力端子１２が１個、出
力端子１４が１個、アース端子１６と電源端子１５が各
１個の合計７個となυ、戸・ 第１図の従来の例、に比して大巾に端子数が減少するの
で、パッケージ全体を小型化でき、′１・ しかも出力端子を早択するための短絡回路等は不要であ
るから、実質的な実装スペースは一層少くて済む。
て制御され、該セレクト信号はロジックレベルの信号で
あって選択は極めて容易である。該端子１３は本例の８
本の信号出力の切替のためには３個あればよく、パッケ
ージ１１全体の端子数はその個入力端子１２が１個、出
力端子１４が１個、アース端子１６と電源端子１５が各
１個の合計７個となυ、戸・ 第１図の従来の例、に比して大巾に端子数が減少するの
で、パッケージ全体を小型化でき、′１・ しかも出力端子を早択するための短絡回路等は不要であ
るから、実質的な実装スペースは一層少くて済む。
（５）発明の詳細
な説明したとおシ、本発明の遅延時間選定回路は極めて
小型であるうえ、遅延時間選択のため他の短絡回路等を
必要としないので、実装スペースは一層小さくなシ、゛
遅延時間の設定、変更が任意にできるうえ、その変更は
極めて容易であるので、機器の調整等も手間が省け、ま
た回路への装着も短絡回路のハンダ付は等が不要となる
ため簡便になるなど多くの利点がある。
小型であるうえ、遅延時間選択のため他の短絡回路等を
必要としないので、実装スペースは一層小さくなシ、゛
遅延時間の設定、変更が任意にできるうえ、その変更は
極めて容易であるので、機器の調整等も手間が省け、ま
た回路への装着も短絡回路のハンダ付は等が不要となる
ため簡便になるなど多くの利点がある。
第１図は従来のディレー回路の例を示す図、第２図は本
発明の一実施例を示す図である。 １・・・・・・ディレーライン、２・・・・・・バッフ
ァケート、Ｓ・・・・・・パッケージ、４・曲・入力端
子、５・・・・・・出力端子、６・・・・・・電源端子
、７・・・・・・アース端子、８・・・・・・ディレー
回路、９・・曲ディレー回路の出力信号線、１０・・遥
・・・マルチプレクサ、１１・・・・・・パッケージ、
１２・・四入力端子、１３・・・・・・セレクト信号入
力端子、１４・曲・出力端子、１５・・・・・・電源端
子、１６・・・・・・アース端子、１７・・・・・・バ
ッファゲート。
発明の一実施例を示す図である。 １・・・・・・ディレーライン、２・・・・・・バッフ
ァケート、Ｓ・・・・・・パッケージ、４・曲・入力端
子、５・・・・・・出力端子、６・・・・・・電源端子
、７・・・・・・アース端子、８・・・・・・ディレー
回路、９・・曲ディレー回路の出力信号線、１０・・遥
・・・マルチプレクサ、１１・・・・・・パッケージ、
１２・・四入力端子、１３・・・・・・セレクト信号入
力端子、１４・曲・出力端子、１５・・・・・・電源端
子、１６・・・・・・アース端子、１７・・・・・・バ
ッファゲート。
Claims (1)
- 入力端子から入力する入力信号に対し、複数の異なった
遅延時間を与えて出力する遅延回路と、選択信号によっ
て前記複数の遅延回路の出力の一つを選択して出力端子
に出力する選択回路を同一パッケージ内に装着して成る
遅延時間選定回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100430A JPS58218229A (ja) | 1982-06-11 | 1982-06-11 | 遅延時間選定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57100430A JPS58218229A (ja) | 1982-06-11 | 1982-06-11 | 遅延時間選定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58218229A true JPS58218229A (ja) | 1983-12-19 |
Family
ID=14273734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57100430A Pending JPS58218229A (ja) | 1982-06-11 | 1982-06-11 | 遅延時間選定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218229A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987001479A1 (en) * | 1985-09-04 | 1987-03-12 | Fujitsu Limited | System for adjusting clock phase |
| JPH01106518A (ja) * | 1987-10-20 | 1989-04-24 | Olympus Optical Co Ltd | タイミング信号発生回路 |
-
1982
- 1982-06-11 JP JP57100430A patent/JPS58218229A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987001479A1 (en) * | 1985-09-04 | 1987-03-12 | Fujitsu Limited | System for adjusting clock phase |
| JPH01106518A (ja) * | 1987-10-20 | 1989-04-24 | Olympus Optical Co Ltd | タイミング信号発生回路 |
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