JPS59229923A - 集積回路用論理回路 - Google Patents
集積回路用論理回路Info
- Publication number
- JPS59229923A JPS59229923A JP58104144A JP10414483A JPS59229923A JP S59229923 A JPS59229923 A JP S59229923A JP 58104144 A JP58104144 A JP 58104144A JP 10414483 A JP10414483 A JP 10414483A JP S59229923 A JPS59229923 A JP S59229923A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- output terminal
- supplied
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、集積回路用の論理回路に関するものである。
集積回路の複数の出力端子信号を集積回路内の任意個数
の制御信号により、同時に信号切替えを行っている従来
の論理回路を第1図に示す。
の制御信号により、同時に信号切替えを行っている従来
の論理回路を第1図に示す。
また第2図に第1図の各信号のタイミングを示す0
第1図において、1,2はラッチフリップフロップ(F
F )、3,4はトライステートゲート群、5.6は集
積回路の出力端子群、7は1,2OFFの共通のクロッ
ク信号(C1)、8は1のFFのデータ入力信号(Dl
)、9は2OFFのデータ入力信号(D2)、10.1
1は3,4のトライステートゲート群のゲート信号(G
1.G2)である。第2図に示すタイミングで7.8.
9の信号(C1,、Z)11)2)が1,2OFFに入
力されると、1,2のFFは同時にオンし、10,11
の信号(G1,2 )は同時にオンとなる。
F )、3,4はトライステートゲート群、5.6は集
積回路の出力端子群、7は1,2OFFの共通のクロッ
ク信号(C1)、8は1のFFのデータ入力信号(Dl
)、9は2OFFのデータ入力信号(D2)、10.1
1は3,4のトライステートゲート群のゲート信号(G
1.G2)である。第2図に示すタイミングで7.8.
9の信号(C1,、Z)11)2)が1,2OFFに入
力されると、1,2のFFは同時にオンし、10,11
の信号(G1,2 )は同時にオンとなる。
従って、3,4のトライステートゲート群は同時にオン
するため、5,6の出力端子群は同時に信号切替えを行
う。しかし、5,6の出力端子群の端子数が犬となると
、5,6の出力端子群に流れる電流の和が大となるため
、この電流により集積回路の電圧レベルが不安定となり
、誤動作の原因となる。
するため、5,6の出力端子群は同時に信号切替えを行
う。しかし、5,6の出力端子群の端子数が犬となると
、5,6の出力端子群に流れる電流の和が大となるため
、この電流により集積回路の電圧レベルが不安定となり
、誤動作の原因となる。
このように従来技術の集積回路では同時に切替る出力端
子数が犬となると回路的に不安定になる欠点がある。
子数が犬となると回路的に不安定になる欠点がある。
本発明の目的は、上記した従来技術の欠点をなくし、よ
り大規模な集積回路を実現できる論理回路を提供するに
ある。
り大規模な集積回路を実現できる論理回路を提供するに
ある。
従来技術の欠点である出力端子数が犬となったときの同
時切替信号による集積回路の不安定化をなくすために、
本発明では、集積回路に任意個数の入力端子を付加し、
この入力端子信号と複数の出力端子信号のゲート信号と
の間で論理回路を付加し、この論理回路の出力を出力端
子信号のゲート信号とし、同時切替数を減少させ、より
安定な集積回路とした。
時切替信号による集積回路の不安定化をなくすために、
本発明では、集積回路に任意個数の入力端子を付加し、
この入力端子信号と複数の出力端子信号のゲート信号と
の間で論理回路を付加し、この論理回路の出力を出力端
子信号のゲート信号とし、同時切替数を減少させ、より
安定な集積回路とした。
本発明の一実施例を第6図に示し、実施例を説明する。
第6図において、1〜11は従来技術の例である第1図
の1〜11と同じである。12は集積回路の入力端子で
あり、16は12と1OFFの組合せ論理(アンド)回
路である。第4図に本回路のタイミングを示す。7,8
.9の信号(C1゜Dl、D2)タイミングは従来技術
例である第2図のタイミングと同じである。120入力
端子には第4図に示すタイミングの信号(D3)を入力
する。第4図に示すタイミングで7.8.9の信号(C
1,Dl、D2 )が1,2のFFに入力されると、1
゜2OFFは同時にオンする。しかし、1oの信号(G
1)は16のアンド回路によって、12の信号(D3)
と7yドさi ルf、::−メ、io、ii ノ信号(
G1゜G2)は同時にオンしないで、第4図に示すTの
時間のみずれる。従って3,4のトライステートゲート
群もTの時間ずれてオンする。よって、5、乙の出力端
子群は同時釦は信号切替えが発生しない。
の1〜11と同じである。12は集積回路の入力端子で
あり、16は12と1OFFの組合せ論理(アンド)回
路である。第4図に本回路のタイミングを示す。7,8
.9の信号(C1゜Dl、D2)タイミングは従来技術
例である第2図のタイミングと同じである。120入力
端子には第4図に示すタイミングの信号(D3)を入力
する。第4図に示すタイミングで7.8.9の信号(C
1,Dl、D2 )が1,2のFFに入力されると、1
゜2OFFは同時にオンする。しかし、1oの信号(G
1)は16のアンド回路によって、12の信号(D3)
と7yドさi ルf、::−メ、io、ii ノ信号(
G1゜G2)は同時にオンしないで、第4図に示すTの
時間のみずれる。従って3,4のトライステートゲート
群もTの時間ずれてオンする。よって、5、乙の出力端
子群は同時釦は信号切替えが発生しない。
前記した実施例において、120入方端子を付加し、1
2とFF1の出力間で16の論理回路を構成し、5の出
力端子信号のゲート信号とすることにより5.乙の出力
端子の同時切替数を半減できた。
2とFF1の出力間で16の論理回路を構成し、5の出
力端子信号のゲート信号とすることにより5.乙の出力
端子の同時切替数を半減できた。
このように本発明によれば、集積回路の出力端子信号の
同時切替数を減少させ、より安定な集積回路を実現でき
る。
同時切替数を減少させ、より安定な集積回路を実現でき
る。
また実施例の第6図の出力端子信号を一部もしくは全部
を双方向端子信号にしても同様な効果があることは自明
である。
を双方向端子信号にしても同様な効果があることは自明
である。
第1図は集積回路の複数出力端子信号な同時切替えさせ
ている従来例を示す図、第2図は第1図のタイミングチ
ャート、第3図は不発ψjによる集積回路用論理回路の
一実施例を示す図、第4図は第3図のタイミングを示す
タイミングチャートである。 1.2:フリップフロップ 3.4 : )ライステートゲート群 5.6:出力端子群 7:クロック信号(C1) 8.9:データ入力信号(Dl、D2)10.11:ゲ
ート信号(G1.G2)12:入力端子(D3) 16:アンド回路 第2 図 O2 第4目 、J 、lT i
ている従来例を示す図、第2図は第1図のタイミングチ
ャート、第3図は不発ψjによる集積回路用論理回路の
一実施例を示す図、第4図は第3図のタイミングを示す
タイミングチャートである。 1.2:フリップフロップ 3.4 : )ライステートゲート群 5.6:出力端子群 7:クロック信号(C1) 8.9:データ入力信号(Dl、D2)10.11:ゲ
ート信号(G1.G2)12:入力端子(D3) 16:アンド回路 第2 図 O2 第4目 、J 、lT i
Claims (1)
- 【特許請求の範囲】 1、 複数の出力端子信号の信号切替え機能を有する集
積回路において、1つまたは複数の入力端子をもうけ、
前記出力端子信号の切替え制御信号と、該入力端子信号
との間で論理をとり、その出力信号により、上記複数の
出力端子信号を時間差をもたせて切替えることを特徴と
する集積回路用論理回路。 2、 前記複数の出力端子の一部もしくは全部を双方向
端子にしたことを特徴とする特許請求の範囲第1項記載
の集積回路用論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58104144A JPS59229923A (ja) | 1983-06-13 | 1983-06-13 | 集積回路用論理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58104144A JPS59229923A (ja) | 1983-06-13 | 1983-06-13 | 集積回路用論理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59229923A true JPS59229923A (ja) | 1984-12-24 |
Family
ID=14372892
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58104144A Pending JPS59229923A (ja) | 1983-06-13 | 1983-06-13 | 集積回路用論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59229923A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0237898A2 (en) * | 1986-03-15 | 1987-09-23 | Fujitsu Limited | Semiconductor large scale integrated circuit with noise cut circuit |
WO2021036034A1 (zh) * | 2019-08-23 | 2021-03-04 | 长鑫存储技术有限公司 | 多级驱动数据传输电路及数据传输方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
JPS57150227A (en) * | 1981-03-12 | 1982-09-17 | Nec Corp | Buffer circuit |
-
1983
- 1983-06-13 JP JP58104144A patent/JPS59229923A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
JPS57150227A (en) * | 1981-03-12 | 1982-09-17 | Nec Corp | Buffer circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0237898A2 (en) * | 1986-03-15 | 1987-09-23 | Fujitsu Limited | Semiconductor large scale integrated circuit with noise cut circuit |
WO2021036034A1 (zh) * | 2019-08-23 | 2021-03-04 | 长鑫存储技术有限公司 | 多级驱动数据传输电路及数据传输方法 |
US11323116B2 (en) | 2019-08-23 | 2022-05-03 | Changxin Memory Technologies, Inc. | Multi-level drive data transmission circuit and method |
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