JPH0124661Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案は中央処理ユニツト（CPU）の入出力
ポート回路に関し、殊に、入出力ポート（Ｉ／Ｏ
ポート）の入力モード時におけるプル・アツプ抵
抗を出力モード時における数値出力のデジタル−
アナログ変換のための重み付け抵抗として流用す
るように改良した回路に関する。

Ｉ／Ｏポート群に対して入力モード時に入力さ
れたデータに対し、出力モード時にその数値デー
タに対応したアナログ出力を必要とする場合があ
る。例えば電話機の制御回路系において、回路接
続時のダイアル数値入力に応じ、その各ダイアル
数値に対応したダイアル・トーンを発生させる場
合等である。一方、通常の所謂プツシユ・フオン
型の電話機等において、必要な諸々の機能を営む
のに昨今ではマイクロ・コンピユータを用いるこ
とが珍しくなくなつている。特にコードレス電話
機等においてその傾向は特に強い。このような電
話機においては、上述の機能は、用いている中央
処理ユニツトに使用者が操作したダイアル数値入
力が入力された時に、その各数値に応じて当該中
央処理ユニツトが対応する周波数及び強度のダイ
アル・トーン信号を出力することで達成される。
このダイアル・トーン信号は周知のように、国際
規格として複数の周波数の組合せで構成され、こ
の方式はまた、Dual Tone Multi−Frequency
方式と呼称される。が、ともかくも、このような
所定の方式に従つて中央処理ユニツトから出力さ
れるダイアル・トーン情報は、当該中央処理ユニ
ツトの出力ポートにおいては未だデジタル数値で
あるから、これをアナログ値に変換するのに当然
にデジタル−アナログ（Ｄ／Ａ）変換器を必要と
する。

然して、従来にあつては、こうした場合にも、
データの入力系とダイアル・トーン情報の出力系
とは全く別個、個別に考えられていて、一般には
入力ポートと出力ポートとは異なる端子配列を取
つており、且つ夫々の系に専用の付帯回路を要す
る結果に終つていた。

本考案は、このような入出力回路系において、
別途専用のポート群を経由したデジタル−アナロ
グ変換器を要することなく、入出力ポート周りに
関する合理的な構成をもつてデータ入力とアナロ
グ変換出力が可能な回路を提供せんとして成され
たものである。

添附の図面は本考案の一実施例を示している。
入力データはこの場合、８ビツトを想定してお
り、従つて、その入出力ポートＩ／Ｏも８ビツト
である。勿論、一般的にはｎビツトと考えて良
い。

この入出力ポートＩ／Ｏは入出力の各モード信
号によつてデータ読込みをしたりデータ出力をす
る。この実施例では先掲のダイアル・データを対
象に考えており、従つて、読込むべき情報はダイ
アルに相当する各スイツチSW１〜SW８の投入
状態の如何であり、出力すべき数値データはダイ
アル・トーン情報である。

以下、本回路の動作を追つて説明すると、当該
スイツチの状態読込み時には、中央処理ユニツト
１の特定の出力ポート、例えば出力ポート０１を
低レベル“Ｌ”にする。すると、一種のアナロ
グ・スイツチとして挿入されているトランジスタ
２がオンになり、後述する後続の演算増幅器３へ
の出力線路を等価的に閉ざす。

従つて、入出力ポートの＃０〜＃７の各々に一
端を接続した各抵抗Ｒ１〜Ｒ８の他端は電源V_CC
に接続されるようになり、従つて、この入力モー
ド時においてはこの各抵抗Ｒ１〜Ｒ８は当該入出
力ポートＩ／Ｏに関する通常のプル・アツプ抵抗
として機能する。そのため、各スイツチの状態は
当該入力モードにある入出力ポートＩ／Ｏを介し
て中央処理ユニツト１に入力することができる。

一方、数値データ出力モードにおいては、別途
に設けられている既述の出力ポート０１が低レベ
ル“Ｌ”から高レベル“Ｈ”に遷移し、従つてト
ランジスタ２はオフ状態となる。そのため、入出
力ポートの各々＃０〜＃７に一端を接続している
各抵抗の他端は、今度は電源に対してはアイソレ
ート状態となり、一種のワイアード・オアの形態
で結線されて演算増幅器３の信号入力に接続され
たのと等価になる。

このような状態においては、各入出力ポート
Ｉ／Ｏに接続した各抵抗Ｒ１〜Ｒ８は、その相対
的な値を適当に定めることにより、今度はデジタ
ル−アナログ変換における重み付け抵抗として機
能することができる。即ち、仮に最下位ビツトを
＃７のポートとしたら、このポートに接続される
抵抗値に対し、次のビツトのポート＃６に接続さ
れる抵抗Ｒ７の値を二倍、更に次のビツト・ポー
ト＃５に接続される抵抗Ｒ５の値は四倍、…、と
いうように定めていけば、出力ポート群＃７〜
＃０に現れる数値出力はそれに応じた変換アナロ
グ値として演算増幅器３に入力され、当該演算増
幅器出力には適宜増幅された所定のアナログ情報
としてのダイアル・トーン信号が得られることに
なる。

なお、複数個の各々抵抗値の異なる重み付け抵
抗群を利用したデジタル−アナログ変換回路自体
は周知であるから、逆に言えば、上記実施例にお
けるトランジスタ２のような電子スイツチがあつ
て、この電子スイツチが、入力モード時には電源
V_CCに接続させていた抵抗群Ｒ１〜Ｒ８を、出力
モード時には当該電源との接続を断ち、代わり
に、それら抵抗群がデジタル−アナログ変換回路
中の重み付け抵抗群となる接続ノード（図示実施
例の場合には演算増幅器３の正相入力）にその接
続を切換えるようになつていれば、それで本案は
満たされる。もちろん、これら抵抗群Ｒ１〜Ｒ８
が既述のように入力モード時においてプル・アツ
プ抵抗として機能する時には、それらに重み付け
が施されていても、回路動作に支障ないことは明
らかである。

結局、本考案によれば、データ入力時に必要な
プル・アツプ抵抗と、出力デジタル値のアナログ
値変換のために必要な重み付け抵抗とを兼用させ
るため、従来のようにこれら両機能の抵抗群を別
途に設ける必要がなくなり、回路は大幅に簡素化
すると共に大きく低廉化する効果が得られる。

【図面の簡単な説明】

図面は本考案の一実施例の概略構成図である。 図中、１は中央処理ユニツト、２はアナログ・
スイツチ乃至トランジスタ、３は演算増幅器、
Ｉ／Ｏは入出力ポート、Ｒ１〜Ｒ８は抵抗、であ
る。

Claims (1)

1. 【実用新案登録請求の範囲】 中央処理ユニツトの複数の入出力ポートの各々
   に対し、それぞれ一端を接続すると共に、個々に
   所定の重み付けのなされた抵抗群と； 該抵抗群の上記一端に対向する他端を、入力モ
   ード時には電源に接続する一方で、出力モード時
   には該電源との接続を断ち、それら抵抗群がデジ
   タル−アナログ変換回路中の重み付け抵抗群とな
   る接続ノードの方に該接続を切換える電子スイツ
   チと； を有して成る中央処理ユニツトの入出力ポート回
   路。