JPH033517A - Clock generator - Google Patents
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- JPH033517A JPH033517A JP1138482A JP13848289A JPH033517A JP H033517 A JPH033517 A JP H033517A JP 1138482 A JP1138482 A JP 1138482A JP 13848289 A JP13848289 A JP 13848289A JP H033517 A JPH033517 A JP H033517A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル論理回路等に使用するクロック発
生装置に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a clock generator used in digital logic circuits and the like.
従来の技術
第５図は、従来のクロック発生装置の構成を示している
。Prior Art FIG. 5 shows the configuration of a conventional clock generator.
第５図において、２３は、入力端子２１からのシステム
クロックを１／Ｍ（Ｍは整数）に分周する分周器、２４
は、分周器２３からの信号と分周器２７からの信号の位
相を比較し、位相差に応じた信号を出力する位相比較器
、２５は、位相比較器２４からの位相差信号を電圧に変
換するためのロウパスフィルタ（ＬＰＦ） 、２６は、
ロウパスフィルタ２５からの電圧に応じた周波数のクロ
ックを発生する電圧制御発振器（ＶＣＯ）であり、分周
器２７は、電圧制御発振器２６からのクロックを１／Ｎ
（Ｎは整数）に分周して位相比較器２４に出力する。In FIG. 5, 23 is a frequency divider that divides the system clock from the input terminal 21 into 1/M (M is an integer);
25 is a phase comparator that compares the phases of the signal from the frequency divider 23 and the signal from the frequency divider 27 and outputs a signal according to the phase difference, and 25 converts the phase difference signal from the phase comparator 24 into a voltage. A low pass filter (LPF), 26, for converting into
It is a voltage controlled oscillator (VCO) that generates a clock with a frequency according to the voltage from the low-pass filter 25, and the frequency divider 27 divides the clock from the voltage controlled oscillator 26 by 1/N.
(N is an integer) and outputs it to the phase comparator 24.
すなわち、上記構成に係るクロック発生装置は、アナロ
グＰ Ｌ Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路により構成され、入力端子２１からのシステムクロ
ックとの同期を獲得した後Ｍ／Ｈに分周したクロック、
すなわちシステムクロックと整数の分局関係にないクロ
ックを発生して端子２２に出力することかできる。That is, the clock generation device according to the above configuration uses an analog PLL (Phase Locked Loop).
A clock configured by a circuit, which is frequency-divided into M/H after acquiring synchronization with the system clock from the input terminal 21;
That is, it is possible to generate a clock that does not have an integer division relationship with the system clock and output it to the terminal 22.
発明が解決しようとする課題
しかしながら、上記従来のクロック発生装置では、アナ
ログＰＬＬ回路により構成されているので、電源電圧や
周囲温度の変動により動作が不安定（特に電圧制御発振
器２６）であるという問題点があり、また、クロックを
発生するまでの同期獲得時間が必要であるという問題点
がある。Problems to be Solved by the Invention However, since the above-mentioned conventional clock generation device is configured with an analog PLL circuit, there is a problem in that the operation is unstable due to fluctuations in the power supply voltage and ambient temperature (especially the voltage controlled oscillator 26). Another problem is that it requires time to acquire synchronization before generating a clock.
本発明は上記従来の問題点に鑑み、電源電圧や周囲温度
の変動に対して安定であり、また、クロックを発生する
までの同期獲得時間を必要としないクロック発生装置を
提供することを目的とする。In view of the above-mentioned conventional problems, an object of the present invention is to provide a clock generation device that is stable against fluctuations in power supply voltage and ambient temperature, and does not require synchronization acquisition time before generating a clock. do.
課題を解決するための手段
本発明は上記目的を達成するために、所望の周波数の出
力クロックに応じて可変分周器の分周数の切り替えパタ
ーンを予め記憶し、この切り替えパターンに応じて可変
分周器の分周数を制御するようにしたものである。Means for Solving the Problems In order to achieve the above object, the present invention stores in advance a switching pattern of the frequency division number of a variable frequency divider according to an output clock of a desired frequency, and changes the frequency division number according to this switching pattern. The frequency division number of the frequency divider is controlled.
作用
本発明は上記構成により、可変分周器の分局数は整数で
あるが、切り替えパターンに応じて分周数が変化し、し
たがって、入力クロックと整数関係にない平均周波数の
クロックを出力することができる。Effect of the Invention With the above configuration, the present invention has an integer number of divisions in the variable frequency divider, but the division number changes depending on the switching pattern, and therefore outputs a clock with an average frequency that is not in an integer relationship with the input clock. I can do it.
また、上記回路は、ディジタル回路で構成することがで
きるので、電源電圧や周囲温度の変動に対して安定であ
り、また、クロックを発生するまでの同期獲得時間を必
要としない。Furthermore, since the circuit described above can be configured as a digital circuit, it is stable against fluctuations in power supply voltage and ambient temperature, and does not require synchronization acquisition time until clock generation.
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るクロック発生装置の一実施例を示すブ
ロック図、第２図は、第１図の分周制御器の詳細な構成
を示すブロック図、第３図は、第１図のクロック発生装
置の主要信号を示すタイミングチャート、第４図は、第
２図の分局制御器のテーブルを示す説明図である。EXAMPLES Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of a clock generator according to the present invention, FIG. 2 is a block diagram showing a detailed configuration of the frequency division controller shown in FIG. 1, and FIG. FIG. 4 is an explanatory diagram showing a table of the branch controller of FIG. 2. FIG.
第１図において、１３は、入力端子１１からのシステム
クロックの任意の整数分の１に分周し、端子１２を介し
てクロックを出力する可変分周器、１４は、可変分周器
１３の分周数と切換パターンを最適化したデータを予め
記憶し、後述Ｔるように、入力端子１１からのシステム
クロックをＭ／Ｎに分周した平均周波数のクロックを発
生するように可変分周器１３をｉ１１御する分周制御器
である。In FIG. 1, 13 is a variable frequency divider that divides the system clock from the input terminal 11 by an arbitrary integer and outputs the clock through the terminal 12, and 14 is the variable frequency divider 13. The variable frequency divider stores data optimizing the frequency division number and switching pattern in advance, and generates a clock with an average frequency by dividing the system clock from the input terminal 11 by M/N, as described later. This is a frequency division controller that controls 13 by i11.
分周制御器１４は、第２図に示すように、仮想クロック
と出力クロックの位相差を計数する状態計数回路１４１
と、状態計数回路１４１の計数値により、仮想クロック
と出力クロックの位相の進み遅れ状態を示すデータを出
力する進み遅れ状態出力回路１４２と、進み遅れ状態出
力回路１４２からのデータにより、可変分周器１３の分
局数（整数）を設定する分周数設定回路１４３を備えて
いる。As shown in FIG. 2, the frequency division controller 14 includes a state counting circuit 141 that counts the phase difference between the virtual clock and the output clock.
Based on the count value of the state counting circuit 141, a lead/lag state output circuit 142 outputs data indicating the lead/lag state of the phase of the virtual clock and the output clock; The frequency dividing number setting circuit 143 is provided to set the number of divisions (an integer) of the frequency converter 13.
次に、第３図及び第４図を参照して上記実施例の動作を
説明する。Next, the operation of the above embodiment will be explained with reference to FIGS. 3 and 4.
ここで、１０００Ｈｚのシステムクロックにより平均周
波数が６００Ｈｚのクロックを出力する場合について説
明すると、６００Ｈｚの仮法クロックと、１０００Ｈｚ
のシステムクロックと、平均周波数が６００Ｈｚの出力
クロックの位相関係は第３図に示すようになる。Here, to explain the case where a clock with an average frequency of 600Hz is output by a system clock of 1000Hz, a temporary clock of 600Hz and a clock of 1000Hz
The phase relationship between the system clock and the output clock with an average frequency of 600 Hz is shown in FIG.
先ず、スタート時には第３図に示すように、システムク
ロックと出力クロックの位相が一致しているので、進み
遅れ状態出力回路１４２では第４図に示すように、状態
「１」におけるデータ「＋」をテーブルに書き込む。First, at the start, as shown in FIG. 3, the phases of the system clock and the output clock match, so the lead/lag state output circuit 142 outputs data "+" in state "1" as shown in FIG. write to the table.
次いで、可変分周器１３の分周数を設定分周数’５／３
Ｊにより近い整数「２」に設定すると、可変分周器１３
は分周数「２」で１０００）ｌｚのシステムクロックを
分周して５００１１ｚのクロックを出力するので、第３
図に示すように仮想クロックの次の立ち上がりでは出力
クロックの立ち上がりの方が遅れており、進み遅れ状態
出力回路１４２では第４図に示すように、状態「２」に
おけるデータ「−」をテーブルに書き込む。Next, set the frequency division number of the variable frequency divider 13 to the frequency division number '5/3.
When set to an integer “2” closer to J, the variable frequency divider 13
divides the system clock of 1000)lz with the frequency division number "2" and outputs the clock of 50011z, so the third
As shown in the figure, the rise of the output clock is delayed at the next rise of the virtual clock, and the lead/lag state output circuit 142 stores data "-" in state "2" in a table as shown in FIG. Write.
次いで、可変分周器１３の分周数を「１」に設定すると
、可変分周器１３は分周数「１」で１０００Ｈｚのシス
テムクロックを分周して１０００Ｈｚのクロックを出力
するので、第３図に示すように仮想クロックの次の立ち
上がりでは出力クロックの立ち上がりの方が進んでおり
、進み遅れ状態出力回路１４２では第４図に示すように
、状態「３」におけるデータ「＋」をテーブルに書き込
む。Next, when the frequency division number of the variable frequency divider 13 is set to "1", the variable frequency divider 13 divides the 1000Hz system clock with the frequency division number "1" and outputs the 1000Hz clock. As shown in FIG. 3, the rise of the output clock is ahead of the next rise of the virtual clock, and the lead/lag state output circuit 142 outputs the data "+" in state "3" to the table as shown in FIG. write to.
次いで、可変分周器１３の分周数を「２」に設定すると
、可変分周器１３は分周数「２」で１０００Ｈｚのシス
テムクロックを分周して５００１１ｚのクロックを出力
するので、第３図に示すように仮想クロックの次の立ち
上がりでは出力クロックとの位相が一致しており、状態
「１」に戻る。Next, when the frequency division number of the variable frequency divider 13 is set to "2", the variable frequency divider 13 divides the 1000Hz system clock with the frequency division number "2" and outputs a 50011z clock. As shown in FIG. 3, at the next rising edge of the virtual clock, the phase matches that of the output clock, and the state returns to "1".
すなわち、第３図に示すように、６００Ｈｚの仮想クロ
ックの３周期の時間は、
（１／６００）ｘ３＝ｏ、００５ ［ｓｌであり、１０
００Ｈｚのシステムクロックの５周期の時間は、
（１／１０００）Ｘ５＝０．００５ ［ｓｌであり、ま
た、出力クロックは、１０００Ｈ２のシステムクロック
の５周期の時間の間に３つの立ち上がりエツジを有する
ので、その平均周波数は、１／ （０，００５／３）＝
６００ ［Ｈｚｌとなる。That is, as shown in Fig. 3, the time of three cycles of the 600Hz virtual clock is (1/600)x3=o,005 [sl, and 10
The time of 5 periods of the system clock of 00Hz is (1/1000)X5=0.005 [sl, and the output clock has 3 rising edges during the time of 5 periods of the system clock of 1000H2. Therefore, the average frequency is 1/(0,005/3)=
600 [Hzl].
したがって、上記実施例によれば、１０００１１ｚのシ
ステムクロックにより平均周波数が６００Ｈｚのクロッ
クを出力する場合、第４図に示すようなテーブルを進み
遅れ状態出力回路１４２に予め設定すると、状態計数回
路１４１が出力クロックの立ち上がりでカウントアツプ
し、進み遅れ状態出力回路１４２がこのテーブルにより
仮想クロックと出力クロックとの位相の進み遅れを判断
し、分周数設定回路１４３がこのデータにより可変分周
器１３の分周数を制御するので、システムクロックと整
数関係にないクロックを発生することができる。Therefore, according to the above embodiment, when a clock with an average frequency of 600 Hz is output using a system clock of 100011z, if a table as shown in FIG. The count is counted up at the rising edge of the output clock, and the lead/lag state output circuit 142 determines the lead/lag in phase between the virtual clock and the output clock based on this table, and the frequency division number setting circuit 143 uses this data to set the variable frequency divider 13. Since the frequency division number is controlled, it is possible to generate a clock that has no integer relationship with the system clock.
この場合、回路構成は、従来例のような電圧制御発振器
等のアナログ回路を用いないでディジタル回路で構成す
ることができるので、電源電圧や周囲温度の変動に対し
て安定であり、また、クロックを発生するまでの同期獲
得時間を必要としない。In this case, the circuit configuration can be configured with a digital circuit without using an analog circuit such as a voltage controlled oscillator as in the conventional example, so it is stable against fluctuations in the power supply voltage and ambient temperature, and the clock does not require synchronization acquisition time to occur.
発明の詳細
な説明したように、本発明は、所望の周波数の出力クロ
ックに応じて可変分周器の分周数の切り替えパターンを
予め記憶し、この切り替えパターンに応じて可変分周器
の分周数を制御するようにしたので、ディジタル回路で
構成することができ、したがって、電源電圧や周囲温度
の変動に対して安定であり、また、クロックを発生する
までの同期獲得時間を必要としない。DETAILED DESCRIPTION OF THE INVENTION As described in detail, the present invention stores in advance a switching pattern of the frequency division number of a variable frequency divider according to an output clock of a desired frequency, and changes the frequency division of the variable frequency divider according to this switching pattern. Since the frequency is controlled, it can be configured with a digital circuit, and is therefore stable against fluctuations in power supply voltage and ambient temperature, and does not require time to acquire synchronization before generating a clock. .
第１図は、本発明に係るりＯツク発生装置の一実施例を
示すブロック図、第２図は、第１図の分周制御器の詳細
な構成を示すブロック図、第３図は、第１図のクロック
発生装置の主要信号を示すタイミングチャート、第４図
は、第２図の分周制御器のテーブルを示す説明図、第５
図は、従来のクロック発生装置を示すブロック図である
。
１３・・・可変分周器、１４・・・分周制御器、１４１
・・・状態計数回路、１４２・・・進み遅れ状態出力回
路、１４３・・・可変分周器分周数設定回路。FIG. 1 is a block diagram showing an embodiment of an O-clock generator according to the present invention, FIG. 2 is a block diagram showing a detailed configuration of the frequency division controller shown in FIG. 1, and FIG. FIG. 1 is a timing chart showing the main signals of the clock generator; FIG. 4 is an explanatory diagram showing the table of the frequency division controller shown in FIG. 2;
The figure is a block diagram showing a conventional clock generation device. 13... Variable frequency divider, 14... Frequency division controller, 141
. . . State counting circuit, 142 . . . Lead/lag status output circuit, 143 . . . Variable frequency divider frequency division number setting circuit.
Claims (2)
ックを出力する可変分周器と、 所望の周波数の出力クロックに応じて前記可変分周器の
分周数の切り替えパターンを予め記憶し、この切り替え
パターンに応じて前記可変分周器の分周数を制御する手
段とを有するクロック発生装置。(1) A variable frequency divider that outputs a clock obtained by dividing an input clock by an integer frequency division number, and a pattern for switching the frequency division number of the variable frequency divider according to the output clock of a desired frequency is stored in advance. and means for controlling the frequency division number of the variable frequency divider according to the switching pattern.
の立ち上がりエッジで前記可変分周器の分周数を制御す
ることを特徴とする請求項（１）記載のクロック発生装
置。(2) The clock generation device according to claim 1, wherein the control means controls the frequency division number of the variable frequency divider at a rising edge of the output clock of the variable frequency divider.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138482A JPH033517A (en) | 1989-05-31 | 1989-05-31 | Clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138482A JPH033517A (en) | 1989-05-31 | 1989-05-31 | Clock generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033517A true JPH033517A (en) | 1991-01-09 |
Family
ID=15223113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138482A Pending JPH033517A (en) | 1989-05-31 | 1989-05-31 | Clock generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033517A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013176082A (en) * | 2006-11-29 | 2013-09-05 | Nec Corp | Clock signal frequency division circuit and clock signal frequency division method |
| CN110324040A (en) * | 2019-05-06 | 2019-10-11 | 杭州阿姆科技有限公司 | A kind of method and device of clock frequency adjustment |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112136A (en) * | 1980-12-29 | 1982-07-13 | Nec Corp | Frequency synthesizer |
| JPS61109324A (en) * | 1984-11-02 | 1986-05-27 | Hitachi Ltd | Frequency synthesizer |
| JPS6348016A (en) * | 1986-08-18 | 1988-02-29 | Nec Corp | Frequency synthesizer |
| JPS6361509A (en) * | 1986-09-01 | 1988-03-17 | Nec Corp | Frequency synthesizer |
-
1989
- 1989-05-31 JP JP1138482A patent/JPH033517A/en active Pending
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