JPS58168333A - Phase comparing system of phase locking loop circuit - Google Patents
Phase comparing system of phase locking loop circuitInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明は位相同期ループ回路の位相比較方式に関し、特
に位相比較回路に起因する出力不純波の発生を小さくす
るように構成した位相比較方式に関するものである。Detailed Description of the Invention (1) Technical Field of the Invention The present invention relates to a phase comparison method for a phase-locked loop circuit, and particularly relates to a phase comparison method configured to reduce the generation of output impurity waves caused by the phase comparison circuit. It is something.
（肴 技術の背景
位相比較器、低域Ｆ波器、電圧制御発振器および必要に
応じて設けられた分局器などで構成された位相同期ルー
プ（ＰＬＬ：Ｐんαｐｇ Ｌｏｃｋｅｄ Ｌｏｏｐ ）
回路は、入力信号と同一周波数、同一位相のきわめて安
定した出力信号を比較的簡単に発生できること、１つの
基準信号の整数倍または整数分の１の周波数に同期した
多数の安定した信号を発生できること等の特徴があるた
めに、近年、通信機器、測定機器、自動制御機器等に多
く使用されている。(Appetizer Technology Background) A phase-locked loop (PLL) consisting of a phase comparator, a low-frequency F-wave generator, a voltage-controlled oscillator, and a branch unit provided as necessary.
The circuit must be able to relatively easily generate an extremely stable output signal that has the same frequency and phase as the input signal, and can generate a large number of stable signals that are synchronized to a frequency that is an integer multiple or fraction of a single reference signal. Due to these characteristics, in recent years it has been widely used in communication equipment, measuring equipment, automatic control equipment, etc.
この位相同期ループ回路においては、位相比較器によっ
て得られる入力基準信号と出力信号の位相差に比例した
制御電圧で電圧制御発振器の発振周波数を制御するが、
この制御電圧は、入力基準信号と出力信号の位相差が一
定となるときの制御電圧を中心に位相比較周波数で変動
しているので、出力信号の中には入力基準信号と同じ周
波数（５）周器のあるときは七〇逓倍周波数）の他に、
それと位相比較周波数で変調された不純波を含むことに
なる。そこで位相同期ループ回路においては、この位相
比較器に起因する出力不純波の発生を小さくすることが
重畳な課題であり、これまでに出力不純波の発生を小さ
くするようにした位相同期ループ回路が種々提案されて
いる〇
（８） 従来技術と問題点
第１図は出力不純波の発生を小さくするようにした従来
の位相同期ループ回路の基本構成を示すものである。第
１図の位相同期ループ回路は、論理ゲートまたはフリッ
プフロップによる位相比較器ｌ、低域Ｐ波器２、電圧制
御発振器４および１４分周器８からなる一般的なアナロ
グ位相制御ループ構成と、ビート検出器５、アップ・ダ
ウン・カウンタ６、ディジタル・アナログ（Ｄ／ム）変
換器７、電圧制御発振器４及び１／、分局器８からなる
ディジタル位相制御ループ構成からなり、これらがアナ
ログ盲１圧加算器３で結合されている。In this phase-locked loop circuit, the oscillation frequency of the voltage-controlled oscillator is controlled by a control voltage proportional to the phase difference between the input reference signal and the output signal obtained by the phase comparator.
This control voltage fluctuates at the phase comparison frequency around the control voltage when the phase difference between the input reference signal and the output signal is constant, so some of the output signals have the same frequency as the input reference signal (5). In addition to the frequency multiplied by 70 when there is a frequency converter,
It also includes an impure wave modulated at the phase comparison frequency. Therefore, in phase-locked loop circuits, it is a superimposed issue to reduce the generation of output impurity waves caused by this phase comparator, and so far, phase-locked loop circuits that have tried to reduce the generation of output impurity waves have Various proposals have been made (8) Prior art and problems FIG. 1 shows the basic configuration of a conventional phase-locked loop circuit designed to reduce the generation of output impurity waves. The phase-locked loop circuit shown in FIG. 1 has a general analog phase-locked loop configuration consisting of a phase comparator 1 using a logic gate or a flip-flop, a low-pass P wave generator 2, a voltage-controlled oscillator 4, and a 14-frequency divider 8; It consists of a digital phase control loop configuration consisting of a beat detector 5, an up/down counter 6, a digital to analog (D/MU) converter 7, voltage controlled oscillators 4 and 1/, and a divider 8. They are combined by a pressure adder 3.
この回路構成では、まずディジタル位相制御ループで粗
位相同期がとられ、アナログ位相制御ループで微細位相
同期が行われて、出力周波数を安定なＮ×ｆ０（ｆｏは
入力基準信号周波数）とし出力不純波の発生を小さくし
ている。なおこのような回路としては、例えば特開昭５
３−２１５５８号公報に示されているものがある。In this circuit configuration, coarse phase synchronization is first performed in the digital phase control loop, and fine phase synchronization is performed in the analog phase control loop to set the output frequency to a stable N×f0 (fo is the input reference signal frequency) and to reduce the output impurity. This reduces the generation of waves. As such a circuit, for example, Japanese Patent Laid-open No. 5
There is one shown in Japanese Patent No. 3-21558.
しかし、この第１図に示す回路では、アナログ位相制御
ループとディジタル位相制御ループとを必要とするため
回路規模が大きくなり、かつアナログ位相制御ループの
引込み範囲がディジタル位相制御ループの制御ステップ
のほぼ２倍になるようにアナログ位相制御ループの利得
、を調整する必要があるので回路調整が複雑になるのを
まぬがれなかった。However, the circuit shown in Fig. 1 requires an analog phase control loop and a digital phase control loop, which increases the circuit scale, and the pull-in range of the analog phase control loop is almost the same as the control step of the digital phase control loop. Since it is necessary to adjust the gain of the analog phase control loop so that it is doubled, the circuit adjustment becomes complicated.
（４） 発明の目的
本発明は前記の如き問題点を改善するために、比較的簡
単な回路構成で、しかもアナログ的な利得調整を必要と
せずに位相比較に起因する出力不純波の少ない位相同期
ループ回路の位相比較方式を提供することを目的とする
ものである。(4) Purpose of the Invention In order to improve the above-mentioned problems, the present invention has a relatively simple circuit configuration, does not require analog gain adjustment, and has a phase with fewer output impurity waves caused by phase comparison. The purpose of this invention is to provide a phase comparison method for a synchronous loop circuit.
（６） 発明の構成
本発明はこのような目的を遂行するため、基準クロック
を計数する第１のカウンタと、電圧制御発振器の出力ク
ロックを計数する第２のカウンタと、前記第１のカウン
タおよび第２のカウンタの計数値を連続して比較して前
記基準クロックと出力クロックの位相差に比例し九ディ
ジタル量を出力する演算手段と、このディジタル量をア
ナログ電圧に変換するディジタル・アナログ変換手段と
、このアナログ電圧から交流成分を除去して前配電圧制
御発振器に制御電圧として供給する低域Ｆ波手段を有し
、前記電圧制御発振器の出力周波数をリニアに制御する
ようにし九ことを特徴とする。(6) Structure of the Invention In order to achieve the above object, the present invention includes a first counter that counts a reference clock, a second counter that counts an output clock of a voltage controlled oscillator, and a second counter that counts an output clock of a voltage controlled oscillator. arithmetic means that continuously compares the count value of the second counter and outputs a digital quantity in proportion to the phase difference between the reference clock and the output clock; and digital-to-analog conversion means that converts this digital quantity into an analog voltage. and a low-frequency F wave means for removing an alternating current component from this analog voltage and supplying it as a control voltage to a predistribution voltage controlled oscillator, and linearly controlling the output frequency of the voltage controlled oscillator. shall be.
（６） 発明の実施例
本発明の一実施例を第２図〜第４図にもとづき説明する
。(6) Embodiment of the Invention An embodiment of the present invention will be explained based on FIGS. 2 to 4.
第２図は本発明の一実施例構成図、第３図社その動作説
明図、第４図は位相差対電圧制御発振器制御電圧特性図
である。FIG. 2 is a block diagram of an embodiment of the present invention, FIG. 3 is an explanatory diagram of its operation, and FIG. 4 is a diagram of phase difference versus voltage controlled oscillator control voltage characteristics.
図中、９は第１カウンタであって周波数１０の入力基準
信号ＳＬを入力クロックとして動作するもの、ｌＯは演
算回路であって例えば加算、減算、除算と加算、除算と
減算等の演算を適宜行うもの、１１はディジタル量をア
ナログ量に変換するＤ ／Ａ変換器、１２は低域ろ波器
、１３は電圧制御発振器、１４は第２カウンタであって
ｔＥＥ制御発振器１３の出力信号Ｓ。（周波数をｆ０／
とする）をクロック源として動作するもの、１５は１／
Ｎ分周器であって電圧制御発振器１３の出力信号周波数
をＮ×ｆｏ′ とするときに付加される０また演算回
路１０にどの演算を行わせるかけ他の回路要素により定
まるが、いずれの演算方式を採用して・も演算回路１０
の出力として、入力クロックと出力信号８゜のクロック
の位相差に比例したディジタル量が発生するような演算
が行われる。In the figure, 9 is a first counter that operates using the input reference signal SL of frequency 10 as an input clock, and 10 is an arithmetic circuit that performs operations such as addition, subtraction, division and addition, division and subtraction as appropriate. 11 is a D/A converter that converts a digital quantity into an analog quantity; 12 is a low-pass filter; 13 is a voltage-controlled oscillator; and 14 is a second counter that outputs the output signal S of the tEE-controlled oscillator 13. (The frequency is f0/
) operates as a clock source, and 15 is 1/
It is an N frequency divider and is added when the output signal frequency of the voltage controlled oscillator 13 is N×fo'. Even if the method is adopted, the calculation circuit 10
An operation is performed to generate a digital amount proportional to the phase difference between the input clock and the 8° clock of the output signal.
次に第１カウンタ９として８ビツトのアップカウンタを
使用し、第２カウンタ１４として８ピツトのダウンカウ
ンタを使用し、演算回路ＩＯとして８ビツトの加算演算
回路を使用した場合を例にとって、第２図の動作を第３
図、第４図を参照しながら説明する。Next, let us take as an example a case where an 8-bit up counter is used as the first counter 9, an 8-bit down counter is used as the second counter 14, and an 8-bit addition operation circuit is used as the operation circuit IO. Figure 3
This will be explained with reference to FIGS.
いま、第１カウンタ９に周波数１６のパルス（又は正弦
波をパルス整形したもの）の入力基準信号ＳＬ（第３図
（イ）（ａ））による基準クロックが供給されるとき、
８ビツトのこの第１カウンタ９はこの基準クロックの立
上りで駆動され、「０」からｒ２５５Ｊまで順次計数し
、ｒ２５６Ｊを計数するときにｒＯＪに復帰する計数動
作を繰返す（第３図（イ）（ｂ） ） ０
一方、第２カウンタ１４はダウンカウンタで構成されて
いるために、電圧制御発振器１３の出力信号Ｓｏ （
周波数ｆ０′）の出力クロックの立上りで駆動されると
、ｒ２５５Ｊから１ずつ減少してｒＯＪとなり次に再び
ｒ２５５ＪＫ復帰する計数動作を繰返す（第３図１−（
） （Ｃ）、＠′））。Now, when the first counter 9 is supplied with a reference clock based on the input reference signal SL (FIG. 3 (a)) of a pulse (or a pulse-shaped sine wave) having a frequency of 16,
This 8-bit first counter 9 is driven by the rising edge of this reference clock, and repeats the counting operation of sequentially counting from "0" to r255J and returning to rOJ when counting r256J (see Figure 3 (a)). b) ) 0 On the other hand, since the second counter 14 is configured as a down counter, the output signal So (
When driven at the rising edge of the output clock with frequency f0'), the counting operation is repeated, decreasing by 1 from r255J to reach rOJ, and then returning to r255JK again (Fig. 3-1-(
) (C), @′)).
演算回路１０において、第１カウンタ９および第２カウ
ンタ１４の計数値に対して加算が行われるときにその加
算値がｒ２５６４以上になれば、ｒ２５６Ｊを減算した
値が出方とじて発生する（第３図（イ）（−）、数字は
出力の計数値を示す）。In the arithmetic circuit 10, when addition is performed to the counted values of the first counter 9 and the second counter 14, if the added value becomes r2564 or more, a value obtained by subtracting r256J is generated as the result (the Figure 3 (a) (-), numbers indicate output counts).
第１カウンタ９はアップカウンタであり第２カウンタ１
４はダウンカウンタであるので、演算回路ｌＯの加算出
力は入力基準信号ＳＬと出方信号Ｓ００位相差に比例し
た計数値を示すことになる。The first counter 9 is an up counter, and the second counter 1
Since 4 is a down counter, the addition output of the arithmetic circuit 10 indicates a count value proportional to the phase difference between the input reference signal SL and the output signal S00.
したがって演算回路１０の計数出力をＤ／Ａ変換器１１
によすＤ／Ａ 変換すれば、入力基準信号ＳＬと出力
信号Ｓ。の位相差に対応したアナログ電圧が得られる。Therefore, the counting output of the arithmetic circuit 10 is transferred to the D/A converter 11.
After D/A conversion, the input reference signal SL and the output signal S are obtained. An analog voltage corresponding to the phase difference is obtained.
第４図は入力基準信号ＳＬと出力信号Ｓ。との位相差と
、Ｄ／Ａ変換器１１の出力電圧すなわち電圧制御発振器
１３０制御電圧の関係を示すものである。FIG. 4 shows the input reference signal SL and the output signal S. This shows the relationship between the phase difference between the D/A converter 11 and the output voltage of the D/A converter 11, that is, the voltage controlled oscillator 130 control voltage.
第２図において、入力基準信号ｓＬと出力信号Ｓ０ と
の位相差が増加すると、すなわちｆ。＞ｆｏ’となると
Ｄ／Ａ変換器１１から発生する制御電圧が増加して電圧
制御発振器１３の発振出力周波数ｆ０／を上げる。また
入力基準信号Ｓ Ａと出力信号Ｓ０の位相差が減少すな
わちｆｏ〈ｆ０′、となるとＤ／Ａ変換器１１から発生
する制御電圧が減少して電圧制御発振器１３の発振周波
数ｆ０′を下ける。In FIG. 2, when the phase difference between the input reference signal sL and the output signal S0 increases, that is, f. >fo', the control voltage generated from the D/A converter 11 increases and the oscillation output frequency f0/ of the voltage controlled oscillator 13 is raised. Furthermore, when the phase difference between the input reference signal S A and the output signal S0 decreases, that is, fo<f0', the control voltage generated from the D/A converter 11 decreases, lowering the oscillation frequency f0' of the voltage controlled oscillator 13. .
このようにしていずれの場合でも結局入力基準信号ＳＬ
と出力信号Ｓ００周波数ｆ・とｆｏＩを一致させると
ともにその位相差−０（第３図←）（Ｃ）参照）も一定
にするような制御が行なわれる。In this way, in either case, the input reference signal SL
Control is performed to make the output signal S00 frequency f· and foI coincide with each other, and to also keep the phase difference -0 (see FIG. 3 (C)) constant.
第３図（イ）の（−）は同期状態を詳細に示したもので
ある。この例によれば同期時には、演算回路ｌＯの計数
出力はｒ１２７Ｊとｒ１２８Ｊが位相差０゜（コノ値は
１２７Ｘ２−と１２８Ｘ２−の関にあることになる）に
応じて決まる一定の比率で交互に出現する。このためＤ
／ム 変換器１１の出力もｒ１２７Ｊとｒ１２８Ｊの入
力に和尚するアナログ電圧の間で僅かに変動するが、こ
の変動は低域Ｐ波器１２により抑圧される。したがって
電圧制御発振器１３に供給される制御電圧の変動が非常
に少ないので、発振周波数ｆ、／は不純波の少ないもの
が得られることになる。The symbol (-) in FIG. 3(a) shows the synchronization state in detail. According to this example, at the time of synchronization, the count output of the arithmetic circuit IO is such that r127J and r128J alternate at a constant ratio determined according to the phase difference of 0° (the value is in the function of 127X2- and 128X2-). Appear. For this reason, D
The output of the converter 11 also fluctuates slightly between the analog voltages applied to the inputs of r127J and r128J, but this fluctuation is suppressed by the low-pass P-wave converter 12. Therefore, since the fluctuation of the control voltage supplied to the voltage controlled oscillator 13 is very small, an oscillation frequency f, / with few impurity waves can be obtained.
第３図（ロ）はｆ−＞ｆｏ’ の場合の同期引込み動
作を説明したものである。ここで（α′）は入力基準信
号Ｓ＝ （周波数ｆｏ ）の波形図、（ｂ）′
は第１カウンタ９の計数出力、（Ｃ）′ は電圧制御
発振器１３の出力信号Ｓ。（周波数ｆｏ’ ＜ｆｏ ）
、（α）′ は第２カウンタ１４の計数出力を示す。FIG. 3(b) explains the synchronization pull-in operation in the case of f->fo'. Here, (α') is the waveform diagram of the input reference signal S = (frequency fo), (b)'
is the counting output of the first counter 9, and (C)' is the output signal S of the voltage controlled oscillator 13. (Frequency fo'<fo)
, (α)' indicate the counting output of the second counter 14.
このとき演算回路１０は、第１カウンタ９及び第２カウ
ンタ１４の計数値を加算して、第３図（ロ）の（ｅ）′
に示すように、ｒ１２５Ｊ →ｒ１２６Ｊ→ｒ ｌ
２５．ｊ→「１２６」→ｒ１２５Ｊ→ｒ１２６Ｊ→ｒ
１２５Ｊ→ｒ１２６Ｊ→ｒ１２７Ｊ→ｒ１２６Ｊ→ｒ１
２７Ｊ→ｆ１２６Ｊ→ｒ１２７Ｊ→ｒ１２ｔｉＪ→ｆ’
１２７Ｊ・・・・と変動を併いながら増加してゆく。こ
れに応じてＤ／Ａ変換器１１の出力電圧も次第に増加す
るので電圧制御発振器１３の発振出力周波数ｆ０′も増
加してゆき、演算回路ｌＯの計数出力は、位相同期がか
かった時点で二値の繰返しく例えば、ｒ１２７Ｊ→ｒ１
２８Ｊ→ｒ１２７Ｊ→ｒ１２８Ｊ→・・・・）となる。At this time, the arithmetic circuit 10 adds the counted values of the first counter 9 and the second counter 14, and calculates the value (e)' in FIG. 3(b).
As shown, r125J → r126J → r l
25. j → "126" → r125J → r126J → r
125J→r126J→r127J→r126J→r1
27J→f126J→r127J→r12tiJ→f'
127J... and so on, increasing with some fluctuations. Correspondingly, the output voltage of the D/A converter 11 also gradually increases, so the oscillation output frequency f0' of the voltage controlled oscillator 13 also increases, and the counting output of the arithmetic circuit 1O becomes double when phase synchronization is applied. For example, r127J→r1
28J→r127J→r128J→...).
またｆｏ＜ｆｏ’ の場合は演算回路１００計数出力
がｆｏ＞ｆｏ’の場合と逆に変動を併いながら減少する
ように動作して同期が行われることになる。Further, when fo<fo', the count output of the arithmetic circuit 100 operates so as to decrease with fluctuations, contrary to the case where fo>fo', and synchronization is performed.
次に第２図において位相同期ループ中に１／Ｎ分周器１
５を設けた場合について説明する。この場合には電圧制
御発振器１３の発振周波数はＮｘｆ、’となるが、第２
カウンタ１４に供給される信号は１／Ｎ Ｋｅ周され
てｆ、Ｉとなるので、演算回路１０では前記第３図にお
いて説明したものと同様な操作が行われる。したがって
１／Ｎ％周器１５を設けた場合は電圧制御発振器１３の
発振出力周波数がＮｆｏ’となるだけで、その同期制御
動作は１／Ｎ分周器１５のない場合と同様になる。Next, in Fig. 2, a 1/N frequency divider 1 is used in the phase-locked loop.
A case where 5 is provided will be explained. In this case, the oscillation frequency of the voltage controlled oscillator 13 is Nxf,', but the second
Since the signal supplied to the counter 14 is rotated by 1/N Ke and becomes f, I, the same operation as that explained in FIG. 3 is performed in the arithmetic circuit 10. Therefore, when the 1/N% frequency divider 15 is provided, the oscillation output frequency of the voltage controlled oscillator 13 is simply Nfo', and the synchronization control operation is the same as when the 1/N frequency divider 15 is not provided.
なお前記説明において、第２カウンタ１４の計数開始値
としてｒ１２８Ｊの場合について説明したが、勿論他の
値をとってもよく設定された同期時の制御電圧レベルに
対応して決められるものである。この場合、演算回路ｌ
Ｏの計数出力（第３図（イ）（ｌはｒ１２８Ｊとは異っ
た値をとって同期状態に入ることになる○
、′
それから第２カウンタとして第１カランタと同じアップ
カウンタを使用するときは、演算回路として減算回路を
使用することにより、入力基準信号Ｓ＝ と出力信号Ｓ
０ の位相差に比例した計数出力が得られる。In the above description, the counting start value of the second counter 14 is r128J, but of course other values may also be used and may be determined in accordance with the set control voltage level at the time of synchronization. In this case, the arithmetic circuit l
The counting output of O (Figure 3 (a) (l will take a different value from r128J and enter the synchronized state○,' Then, when using the same up counter as the first counter as the second counter. By using a subtraction circuit as an arithmetic circuit, the input reference signal S= and the output signal S
A count output proportional to a phase difference of 0 is obtained.
また１７Ｎ 分周器１５を使用する代りに演算回路内
で第２カウンタの１／Ｎ除算操作を行うようにしてもよ
い。さらに１／Ｎが１／２ユのときは、演算回路で入力
データをルビットシフトすることにより１／２ルの除算
を行うことができる。Furthermore, instead of using the 17N frequency divider 15, the second counter may be divided by 1/N within the arithmetic circuit. Furthermore, when 1/N is 1/2, division by 1/2 can be performed by performing rubit shift on the input data in an arithmetic circuit.
このように、演算回路は他の回路構成に応じた演算を行
うことにより、第１カウンタから供給される第１のクロ
ックと第２カランタから供給される第２のクロックの位
相差に比例したディジタル普が出力される。In this way, the arithmetic circuit calculates the digital signal proportional to the phase difference between the first clock supplied from the first counter and the second clock supplied from the second counter by performing computation according to the other circuit configurations. Normal is output.
次に本発明の他の実施例を第５図について説明する。こ
の第５図のものは１／Ｎ分周器を使用した場合の例であ
り、周波数分割多重（ＦＤＭ）通値に使用する主発振器
を構成するものである。Next, another embodiment of the present invention will be described with reference to FIG. The one in FIG. 5 is an example in which a 1/N frequency divider is used, and constitutes a main oscillator used for frequency division multiplexing (FDM) common values.
第５図において、１６はアップカウンタ、１７１：１ｒ
は加算演算回路、１８はＤ／Ａ変換器、１９ｔｊ：低域
ｐ波器、２０は電圧制御発振器、２１は１／６２汁周器
、２２はダウンカウンタ、２３は１／３０ 分周器、２
４は１１５分周器、２５は１／３分周器である。In FIG. 5, 16 is an up counter, 171:1r is an addition operation circuit, 18 is a D/A converter, 19tj is a low-frequency p-wave generator, 20 is a voltage controlled oscillator, 21 is a 1/62 frequency divider, 22 is a down counter, 23 is a 1/30 frequency divider, 2
4 is a 115 frequency divider, and 25 is a 1/3 frequency divider.
いま６０ＫＨｚの入力信号より整形して得られた同じ周
波数のクロックの入力基準信号ＳＬを受けて８ビツトの
アップカウンター６は計数を行う。The 8-bit up counter 6 performs counting upon receiving the input reference signal SL of the same frequency clock obtained by shaping the 60 KHz input signal.
電圧制御発振器２０は３７２０ＫＨｚ の出力信号ｓｎ
ａを発生するが、その出力は１／４２ｆｉ周器２１によ
り６０ＫＨｚＫ分周されて監視電流出力Ｓ。。The voltage controlled oscillator 20 has an output signal sn of 3720 KHz.
A is generated, and its output is frequency-divided by 60 KHzK by a 1/42fi frequency generator 21 to provide a monitoring current output S. .
となるとともに、１／３０分局器２３により分局さ液
れて１２４ＫＨｚの超群搬送電流の基本波ＳＯＳとなる
。そして前記５ＱＫＨｚの出力８１１８は８ビツトのダ
ウンカウンタ２２及び１１５分周器２４に供給される。At the same time, it is divided by the 1/30 divider 23 to become the fundamental wave SOS of the supergroup carrier current of 124 KHz. The 5QKHz output 8118 is then supplied to an 8-bit down counter 22 and a 115 frequency divider 24.
この１１５汁周器２４の出力は１２ＫＨｚの解機送波電
流の基本波Ｓ０ となる。この基本波Ｓａｔは１１５分
周器２５により分局されて４ＫＨ２の通話路機造電流の
基本波５（１１となる。The output of this 115 frequency divider 24 becomes the fundamental wave S0 of the dissolving machine transmission current of 12 kHz. This fundamental wave Sat is divided by a 115 frequency divider 25 to become a fundamental wave 5 (11) of a 4KH2 communication channel fabrication current.
８ビツトのアップカウンター６の計数値と８ビツトのダ
ウンカウンタ２２の計数値社加算演算回路１７に入力さ
れ、その出力は８ビツトのＤ ／ Ａ変換器１８に入力
される。このＤ／ム変換器１８はアップカウンタ１６及
びダウンカウンタ２２からの各クロックの位相差に比例
した制御電圧を発生し、低域沖波器１９を経由して電圧
制御発振器２００発振出力周波数を制御する。そしてそ
の位相同期動作は、前記第２図〜第４図で説明したもの
と同様にして行われる。The count value of the 8-bit up counter 6 and the count value of the 8-bit down counter 22 are input to an addition calculation circuit 17, and the output thereof is input to an 8-bit D/A converter 18. This D/MU converter 18 generates a control voltage proportional to the phase difference between the clocks from the up counter 16 and the down counter 22, and controls the oscillation output frequency of the voltage controlled oscillator 200 via the low frequency wave generator 19. . The phase synchronization operation is performed in the same manner as described in FIGS. 2 to 4 above.
（７） 発明の効果
本発明によれば一系統の位相同期ループの簡単な回路構
成で位相比較に起因する出力不純波を小さくすることが
できるので、回路規模を小さくできる。また従来例に比
較してディジタル処理によりアナログ的な利得調整が不
要となるので、回路調整が容易である。さらに部品点数
が少なくなるため、信軸性の向上、電力消費を軽減させ
ることができる。(7) Effects of the Invention According to the present invention, the output impurity wave caused by phase comparison can be reduced with a simple circuit configuration of one system of phase-locked loops, so the circuit scale can be reduced. Furthermore, compared to the conventional example, digital processing eliminates the need for analog gain adjustment, making circuit adjustment easier. Furthermore, since the number of parts is reduced, axis reliability can be improved and power consumption can be reduced.
【図面の簡単な説明】
第１図は従来の位相同期ループ回路、第２図は本発明の
一実施例構成図、第３図はその動作説明図、第４図はそ
の位相差対電圧制御発振器制御電圧特性図、第５図は本
発明の他の実施例構成図である。
図中、１は位相比較器、２は低域−波器、３はアナログ
電圧加算器、４は電圧制御発振器、５はビート検出器、
６はアップダウン・カウンタ、７はＤ／Ａ変換器、８は
１７Ｎ分周器、９は第１カウンタ、１０は演算回路、１
１はＤ／Ａ変換器、１２は低域Ｐ波器、１３は電圧制御
発振器、１４は第２カウンタ、１５は１／Ｎ５）周器、
１６はアップカウンタ、１７は加算演算回路、１８はＤ
／Ａ変換器、１９は低域Ｆ波器、２０は電圧制御発振器
、２１は１／６２分周器、２２はダウンカウンタ、２３
は１／！５０９＋局器、２４は１１５分周器、２５は１
／３ 分周器である。
特許出願人 富士通株式会社
代理人弁理士 山 谷 晧 榮
ヤ１図
才２目
ｔ’ ３０
（イ）［１１ｔｌｌａＩＬｓ−８３
（ｏ）（Ｉｉｌｌｌｌ引に時、ｆｏ＞ｆｏ）′ｔ４目
士５図[Brief explanation of the drawings] Fig. 1 is a conventional phase-locked loop circuit, Fig. 2 is a configuration diagram of an embodiment of the present invention, Fig. 3 is an explanatory diagram of its operation, and Fig. 4 is its phase difference versus voltage control. The oscillator control voltage characteristic diagram in FIG. 5 is a block diagram of another embodiment of the present invention. In the figure, 1 is a phase comparator, 2 is a low frequency waveform generator, 3 is an analog voltage adder, 4 is a voltage controlled oscillator, 5 is a beat detector,
6 is an up/down counter, 7 is a D/A converter, 8 is a 17N frequency divider, 9 is a first counter, 10 is an arithmetic circuit, 1
1 is a D/A converter, 12 is a low-frequency P wave generator, 13 is a voltage controlled oscillator, 14 is a second counter, 15 is a 1/N5) frequency generator,
16 is an up counter, 17 is an addition operation circuit, and 18 is D
/A converter, 19 is a low-frequency F wave converter, 20 is a voltage controlled oscillator, 21 is a 1/62 frequency divider, 22 is a down counter, 23
is 1/! 509 + local unit, 24 is 115 frequency divider, 25 is 1
/3 It is a frequency divider. Patent Applicant Fujitsu Ltd. Representative Patent Attorney Akira Yamatani Eiya 1 Figure 2 Figure 30 (a)
Claims (1)
電圧制御発振器の出力クロックを計数する第２のカウン
タと、前記第１のカウンタおよび第２のカウンタの計数
値を連続して比較して前記基準クロックと出力クロック
の位相差に比例し九ディジタル量を出力する演算手段と
、このディジタル量をアナログ電圧に変換するディジタ
ル・アナログ変換手段と、このアナログ電圧から交流成
分を除去して前記電圧制御発振器に制御電圧として供給
する低域Ｆ波手段を有し、前記電圧制御発振器の出力周
波数をリニアに制御するようにしたことを特徴とする位
相同期ループ回路の位相比較方式０(1) A first counter that counts a reference clock;
A second counter that counts the output clock of the voltage controlled oscillator continuously compares the count values of the first counter and the second counter to obtain a nine digital quantity proportional to the phase difference between the reference clock and the output clock. A digital-to-analog conversion means converts this digital amount into an analog voltage, and a low-frequency F-wave means removes an alternating current component from the analog voltage and supplies it to the voltage controlled oscillator as a control voltage. A phase comparison method 0 for a phase-locked loop circuit, characterized in that the output frequency of the voltage controlled oscillator is linearly controlled.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050438A JPS58168333A (en) | 1982-03-29 | 1982-03-29 | Phase comparing system of phase locking loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050438A JPS58168333A (en) | 1982-03-29 | 1982-03-29 | Phase comparing system of phase locking loop circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168333A true JPS58168333A (en) | 1983-10-04 |
Family
ID=12858857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050438A Pending JPS58168333A (en) | 1982-03-29 | 1982-03-29 | Phase comparing system of phase locking loop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168333A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155824A (en) * | 1986-12-19 | 1988-06-29 | Ricoh Co Ltd | Digital phase locked loop filter |
| USRE41448E1 (en) | 1997-02-07 | 2010-07-20 | Hemosphere, Inc. | Squitieri hemodialysis and vascular access systems |
| US10213590B2 (en) | 2011-09-06 | 2019-02-26 | Merit Medical Systems, Inc. | Vascular access system with connector |
| US10792413B2 (en) | 2008-03-05 | 2020-10-06 | Merit Medical Systems, Inc. | Implantable and removable customizable body conduit |
-
1982
- 1982-03-29 JP JP57050438A patent/JPS58168333A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155824A (en) * | 1986-12-19 | 1988-06-29 | Ricoh Co Ltd | Digital phase locked loop filter |
| USRE41448E1 (en) | 1997-02-07 | 2010-07-20 | Hemosphere, Inc. | Squitieri hemodialysis and vascular access systems |
| USRE44639E1 (en) | 1997-02-07 | 2013-12-10 | Hemosphere, Inc. | Hemodialysis and vascular access system |
| US10792413B2 (en) | 2008-03-05 | 2020-10-06 | Merit Medical Systems, Inc. | Implantable and removable customizable body conduit |
| US10213590B2 (en) | 2011-09-06 | 2019-02-26 | Merit Medical Systems, Inc. | Vascular access system with connector |
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