JP3305587B2 - Digital delay control clock generator and delay locked loop using this clock generator - Google Patents
Digital delay control clock generator and delay locked loop using this clock generatorInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は通信方式の同期等に
用いられるクロック発生器に関し、特に遅延素子及び位
相ロックループを用いて遅延分解能が高く、クロックに
不定やグリッチ等が発生しないようにしたクロック発生
器に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock generator used for synchronizing a communication system, and more particularly to a clock generator having a high delay resolution using a delay element and a phase locked loop so as to prevent occurrence of indefinite or glitch in a clock. It relates to a clock generator.
【０００２】[0002]
【従来の技術】近年移動体通信等の利用が急激に増加し
ているが、それらの受信システムの同期に位相ロックル
ープや位相ロックループ及び遅延素子を用いたクロック
発生器が使用されている。一方新しい通信方式の一つの
スペクトラム拡散信号の受信システムの同期には遅延ロ
ックループが用いられている。2. Description of the Related Art In recent years, the use of mobile communication and the like has been rapidly increasing, and a phase locked loop, a phase locked loop, and a clock generator using a delay element have been used for synchronizing those receiving systems. On the other hand, a delay lock loop is used for synchronizing a receiving system of one spread spectrum signal of a new communication system.
【０００３】以下に従来の位相ロックループと、遅延素
子及び位相ロックループを用いたクロック発生器と、遅
延ロックループについて説明する。A conventional phase locked loop, a clock generator using a delay element and a phase locked loop, and a delay locked loop will be described below.
【０００４】図３は従来の位相ロックループを用いたク
ロック発生器を示すものである。図３においてクロック
発生器は、基準信号源31と、Ｎ分周器32と、位相比較器
33と、ループフィルタ34と、ＶＣＯ35と、Ｍ分周器36と
から構成されている。FIG. 3 shows a clock generator using a conventional phase locked loop. In FIG. 3, a clock generator includes a reference signal source 31, an N frequency divider 32, and a phase comparator.
33, a loop filter 34, a VCO 35, and an M frequency divider 36.
【０００５】以上のように構成された位相ロックループ
37は周知である。ここでＮ分周器とＭ分周器の関係は、
基準信号の周波数をｆref、出力の周波数をｆとする
と、f＝（ｆref／Ｎ）×Ｍとなる。[0005] Phase locked loop configured as described above
37 is well known. Here, the relationship between the N divider and the M divider is
Assuming that the frequency of the reference signal is fref and the frequency of the output is f, f = (fref / N) × M.
【０００６】図４は従来の遅延素子及び位相ロックルー
プを用いた遅延制御クロック発生器を示すものである。
図４において遅延制御クロック発生器は、図３に示した
位相ロックループ37と、遅延素子41と、セレクタ42とか
ら構成されている。FIG. 4 shows a conventional delay control clock generator using a delay element and a phase locked loop.
4, the delay control clock generator includes the phase locked loop 37 shown in FIG. 3, a delay element 41, and a selector 42.
【０００７】以上のように構成された遅延制御クロック
発生器は、図３に示した位相ロックループを使用し、出
力クロックを遅延素子で遅延させることにより構成する
ことができる。この遅延の方法は遅延量の異なる遅延素
子とそれを選択するセレクタによって遅延量を制御す
る。The delay control clock generator configured as described above can be configured by using the phase locked loop shown in FIG. 3 and delaying the output clock with a delay element. In this delay method, the delay amount is controlled by delay elements having different delay amounts and a selector for selecting the same.
【０００８】図５は従来の遅延ロックループを示すもの
である。図５において遅延ロックループは、相関器51
と、Ｄ／Ａ変換器52と、ループフィルタ53と、ｎ段帰還
シフトレジスタ54と、電圧制御クロック（ＶＣＣ）55と
から構成されるがＶＣＣは一般にＶＣＯが使用される。
ここでＤ／Ａ変換器52は相関器51からの誤差データがデ
ィジタル値の場合に必要となる。以上のように構成され
た遅延ロックループは周知である。FIG. 5 shows a conventional delay locked loop. In FIG. 5, the delay locked loop is
, A D / A converter 52, a loop filter 53, an n-stage feedback shift register 54, and a voltage control clock (VCC) 55. VCC is generally a VCO.
Here, the D / A converter 52 is required when the error data from the correlator 51 is a digital value. The delay lock loop configured as described above is well known.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら前記従来
の遅延素子及び位相ロックループを用いた遅延制御クロ
ック発生器では、遅延素子を選択することで遅延量を制
御するので、遅延分解能を高くするには遅延量の小さい
遅延素子を使用しなければいけない。更にクロックの１
周期分にわたって遅延を可変するためには数多く使用し
なければいけない。またそれを選択するセレクタも多数
必要となる。更にセレクタを使用するためセレクタの切
り替え時にクロックに不定やグリッチ等が発生するとい
う問題を有していた。However, in the conventional delay control clock generator using the conventional delay element and the phase locked loop, the delay amount is controlled by selecting the delay element. A delay element having a small delay amount must be used. And clock 1
Many must be used to vary the delay over a period. Also, a number of selectors for selecting it are required. Furthermore, since the selector is used, there is a problem that the clock becomes unstable or glitch occurs when the selector is switched.
【００１０】一方、前記従来の遅延ロックループではＶ
ＣＣ（ＶＣＯ）を使用するため相関器からの誤差信号が
ディジタル値の場合、電圧（アナログ値）に変換しなけ
ればいけない。つまりＤ／Ａ変換器で変換している。こ
のようにＤ／Ａ変換することでＤ／Ａ変換器の精度によ
る誤差及び直線性誤差等の発生やＤ／Ａ変換器の素子の
増加という問題や、更に遅延ロックループでの同期の方
法は、ＶＣＯを用いて周波数を常に変化させそれにより
見かけ上遅延を変化させる方法をとっており、周波数を
常に変化させることにより同期の確立や追跡のロックア
ップ時間が増加するという問題を有していた。On the other hand, in the conventional delay lock loop, V
When the error signal from the correlator is a digital value because the CC (VCO) is used, it must be converted to a voltage (analog value). That is, conversion is performed by the D / A converter. As described above, the D / A conversion causes an error due to the accuracy of the D / A converter, a linearity error, a problem of an increase in the number of D / A converter elements, and a method of synchronization in a delay lock loop. , Using a VCO to constantly change the frequency and thereby apparently change the delay, there is a problem that by constantly changing the frequency, the establishment of synchronization and the lock-up time of tracking increase. .
【００１１】本発明は前記従来の２つの問題を解決する
ために、第一には、遅延素子及び位相ロックループを用
いて遅延分解能が高く、クロックに不定やグリッチ等が
発生しない優れたクロック発生器を提供することを目的
としている。In order to solve the above two conventional problems, the present invention firstly uses a delay element and a phase lock loop to provide a high delay resolution and an excellent clock generation which does not generate an indefinite or glitch in the clock. The purpose is to provide a vessel.
【００１２】また第二には、本発明のクロック発生器を
遅延ロックループのＶＣＣに置き換えることで、Ｄ／Ａ
変換の必要がなくＤ／Ａ変換器を削除でき、Ｄ／Ａ変換
器の精度による誤差及び直線性誤差が発生しない。更に
クロックの周波数は一定で遅延のみ変化させるため、同
期の確立や追跡のロックアップ時間においても優れた遅
延ロックループを提供することを目的としている。Second, by replacing the clock generator of the present invention with a delay lock loop VCC, the D / A
The D / A converter can be eliminated without the need for conversion, and errors due to the accuracy of the D / A converter and linearity errors do not occur. Furthermore, since the frequency of the clock is constant and only the delay is changed, it is another object of the present invention to provide a delay lock loop excellent in lock-up time for establishing synchronization and tracking.
【００１３】[0013]
【課題を解決するための手段】前記２つの目的を達成す
るために、本発明は、第一には、基準信号源と、基準信
号の遅延をディジタル値で可変でき、遅延データの更新
がダイナミックに行える遅延素子と、前記遅延素子を制
御する遅延制御回路と、前記遅延素子より出力されるパ
ルスを分周してデューティ５０％のクロックにするＮ分
周器と、前記遅延素子及び前記Ｎ分周器を経た基準信号
とＭ分周器によりＭ分周された電圧制御発振器（ＶＣ
Ｏ）の出力を位相比較する位相比較器と、前記位相比較
器の出力電圧をフィルタするループフィルタと、前記ル
ープフィルタの出力に基づき周波数を制御する前記ＶＣ
Ｏと、前記ＶＣＯの出力を分周して前記位相比較器に入
力する前記Ｍ分周器とから成るクロック発生器の構成を
備えている。また、第二には、拡散受信信号とｎ段帰還
シフトレジスタの出力に基づき誤差データを出力する相
関器と、前記相関器の誤差データをフィルタするディジ
タルループフィルタと、前記ディジタルループフィルタ
の出力を遅延データとして動作する前記本発明のクロッ
ク発生器と、前記クロック発生器の出力をｎ段シフトす
る前記ｎ段帰還シフトレジスタとから成る遅延ロックル
ープの構成を備えている。In order to achieve the above two objects, according to the present invention, first, the reference signal source and the delay of the reference signal can be varied by digital values, and the update of the delay data is performed dynamically. , A delay control circuit that controls the delay element, an N divider that divides a pulse output from the delay element to generate a clock with a duty of 50%, the delay element and the N A reference signal passed through the frequency divider and a voltage controlled oscillator (VC
O) a phase comparator for comparing the phase of the output, a loop filter for filtering the output voltage of the phase comparator, and the VC for controlling the frequency based on the output of the loop filter.
A clock generator comprising O and the M frequency divider for dividing the output of the VCO and inputting the divided frequency to the phase comparator is provided. Second, a correlator that outputs error data based on the spread reception signal and the output of the n-stage feedback shift register, a digital loop filter that filters the error data of the correlator, and an output of the digital loop filter The delay lock loop comprises the clock generator of the present invention operating as delay data and the n-stage feedback shift register for shifting the output of the clock generator by n stages.
【００１４】前記本発明の構成で重要な役割を果たすの
は、遅延素子である。この素子は遅延量をディジタルデ
ータで制御でき、遅延量の分解能及び可変範囲（スパ
ン）を設定できるものである。これは単純な遅延素子と
いうより、エッジ発生器である。この場合エッジ発生器
のため、この出力はパルス状となるので、分周しデュー
ティを５０％にする。基準信号源の基準信号をこの遅延
素子を用いて遅延させ、その遅延された基準信号を位相
比較器の基準信号入力に入力することで、ループフィル
タを介しＶＣＯの出力が、遅延された基準信号に同期す
る。これによりディジタルデータで直接遅延を制御でき
る。The delay element plays an important role in the configuration of the present invention. This element can control the amount of delay with digital data and can set the resolution and variable range (span) of the amount of delay. This is an edge generator rather than a simple delay element. In this case, since the output is in the form of a pulse because of the edge generator, the frequency is divided and the duty is set to 50%. The reference signal of the reference signal source is delayed using this delay element, and the delayed reference signal is input to the reference signal input of the phase comparator, so that the output of the VCO is passed through the loop filter to the delayed reference signal. Sync to. Thus, the delay can be directly controlled by digital data.
【００１５】ここで、遅延素子を基準信号源の後に挿入
する利点について以下に説明する。従来の技術と同様に
本発明で使用する遅延素子を、位相ロックループの後に
挿入した場合には、遅延素子後のデューティを５０％に
するＮ分周器により遅延された出力の周波数が位相ロッ
クループの出力（ｆ）の１／Ｎとなってしまい、遅延さ
れた出力ｆoutを希望の周波数とするには、あらかじめ
位相ロックループの出力ｆをＮ倍しなければいけない。
その場合周波数がＮ倍されると、周期は１／Ｎとなり、
その後で遅延を可変する場合、周期が１／Ｎとなってい
るため、１周期分の可変はできない。Here, the advantage of inserting the delay element after the reference signal source will be described below. When the delay element used in the present invention is inserted after the phase locked loop as in the prior art, the frequency of the output delayed by the N frequency divider for setting the duty after the delay element to 50% is phase locked. It becomes 1 / N of the output (f) of the loop, and in order to make the delayed output fout a desired frequency, the output f of the phase locked loop must be multiplied by N in advance.
In that case, if the frequency is multiplied by N, the period becomes 1 / N,
After that, when the delay is changed, the cycle is 1 / N, so that it cannot be changed for one cycle.
【００１６】一方、本発明で使用する遅延素子とＮ分周
器を基準信号源の後に挿入した場合には、通常の位相ロ
ックループでの基準信号の周波数は出力の周波数以下と
なり、基準信号の周期は逆に出力の周期以上となるの
で、この場合には出力の１周期分を可変することは可能
になる。On the other hand, when the delay element and the N frequency divider used in the present invention are inserted after the reference signal source, the frequency of the reference signal in the ordinary phase locked loop becomes lower than the output frequency, and On the contrary, since the period is longer than the period of the output, in this case, it is possible to vary one period of the output.
【００１７】さらに、デューティを５０％にするＮ分周
器が通常の位相ロックループでの出力ｆと基準信号ｆre
fの関係を示す式ｆ＝（ｆref／Ｎ）×ＭでのＮを示すＮ
分周器にそのまま置き換えられる。Further, an N frequency divider for setting the duty to 50% is provided with an output f in a normal phase locked loop and a reference signal fre.
N indicating N in an equation f = (fref / N) × M indicating the relationship of f
It is replaced as it is by the frequency divider.
【００１８】また、前記本発明のディジタル遅延制御ク
ロック発生器を遅延ロックループのＶＣＣ（ＶＣＯ）に
置き換えることで相関器からのディジタルの誤差データ
で直接クロックの遅延を制御し、これによりｎ段帰還シ
フトレジスタのクロックの遅延が制御され相関器の誤差
信号が一致の方向に向かい、一連の遅延ロックループの
動作が行なえる。Further, by replacing the digital delay control clock generator of the present invention with a VCC (VCO) of a delay lock loop, the clock delay is directly controlled by digital error data from the correlator, thereby providing n-stage feedback. The delay of the clock of the shift register is controlled, the error signal of the correlator goes in the direction of coincidence, and a series of operations of the delay lock loop can be performed.
【００１９】[0019]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００２０】（第１の実施の形態）図１は、本発明の第
１の実施の形態におけるディジタル遅延制御クロック発
生器のブロック構成を示すものである。図１においてデ
ィジタル遅延制御クロック発生器19は、基準信号源11
と、遅延素子12と、遅延制御回路13と、Ｎ分周器14と、
位相比較器15と、ループフィルタ16と、ＶＣＯ17と、Ｍ
分周器18とから構成されている。(First Embodiment) FIG. 1 shows a block configuration of a digital delay control clock generator according to a first embodiment of the present invention. In FIG. 1, the digital delay control clock generator 19
, A delay element 12, a delay control circuit 13, an N frequency divider 14,
Phase comparator 15, loop filter 16, VCO 17, M
And a frequency divider 18.
【００２１】以上のように構成されたディジタル遅延制
御クロック発生器についてまず重要な役割を果たす遅延
素子について説明する。この遅延素子は通常の固定値を
有する遅延素子ではなく、ディジタル・プログラマブル
・タイミング・エッジ発生器から構成されるものであ
る。First, a delay element which plays an important role in the digital delay control clock generator configured as described above will be described. This delay element is not a delay element having a usual fixed value but a digital programmable timing edge generator.
【００２２】これは外部より電流等で遅延可変範囲（ス
パン）を設定でき、数ビットのディジタルデータで遅延
量を制御し、入力のエッジから遅延量分の遅延後に一定
のパルス幅のパルスを出力するもので、更に遅延データ
の取り込みを入力のエッジで行なうため、遅延データの
更新がダイナミックに行なえ、かつ遅延データ更新時の
出力パルスにグリッチ等が発生しない。In this method, the delay variable range (span) can be set externally by current or the like, the amount of delay is controlled by digital data of several bits, and a pulse having a constant pulse width is output after a delay corresponding to the amount of delay from an input edge. Further, since the delay data is fetched at the input edge, the delay data can be updated dynamically, and no glitch or the like occurs in the output pulse when the delay data is updated.
【００２３】この素子の使用によりデータを連続的に可
変でき、出力も連続的に変化する。但し、出力が一定の
パルス幅のパルスとなっているため、そのままではクロ
ックとして使用できない。そこでこの出力パルスをＮ分
周することで、デューティが５０％のクロックとするこ
とができるが、周波数が１／Ｎとなってしまう。By using this element, data can be continuously varied, and the output also varies continuously. However, since the output is a pulse having a constant pulse width, it cannot be used as a clock as it is. Therefore, by dividing this output pulse by N, a clock having a duty of 50% can be obtained, but the frequency becomes 1 / N.
【００２４】そこで前記遅延素子で基準信号に遅延を加
え、位相比較器に入力することでループフィルタを介し
ＶＣＯの出力が前記遅延素子により遅延された基準信号
に同期する。但し、前記遅延素子による遅延の後でＮ分
周しているが、従来の位相ロックループの出力ｆ＝（ｆ
ref／Ｎ）×Ｍの出力ｆを出力周波数ｆoutに置き換えて
当てはめることができるので、上式よりＮ分周器、Ｍ分
周器のＮとＭが求められる。Then, the reference signal is delayed by the delay element and input to the phase comparator, whereby the output of the VCO is synchronized with the reference signal delayed by the delay element via the loop filter. However, although the frequency is divided by N after the delay by the delay element, the output f = (f
Since the output f of (ref / N) × M can be replaced with the output frequency fout and applied, N and M of the N frequency divider and the M frequency divider can be obtained from the above equations.
【００２５】また、前記遅延素子に対しては遅延量の絶
対値を与えなければならず、その上現在からの増減のデ
ータで制御するには、２の補数の積分器を用いた遅延制
御回路が必要となる。以上のような工夫をこらすことに
よりディジタルデータで直接遅延を制御できるものとな
る。Further, the absolute value of the delay amount must be given to the delay element. In addition, a delay control circuit using a two's complement integrator can be used to control the data with the increase or decrease from the present time. Is required. By taking the above measures, the delay can be directly controlled by digital data.
【００２６】（第２の実施の形態）図２は、本発明の第
２の実施の形態における遅延ロックループのブロック構
成を示すものである。図２において遅延ロックループ
は、前記図１に示したディジタル遅延制御クロック発生
器19と、相関器21と、ディジタルループフィルタ22と、
ｎ段帰還シフトレジスタ23とから構成されている。(Second Embodiment) FIG. 2 shows a block configuration of a delay locked loop according to a second embodiment of the present invention. In FIG. 2, the delay locked loop includes a digital delay control clock generator 19, a correlator 21, a digital loop filter 22 shown in FIG.
and an n-stage feedback shift register 23.
【００２７】以上のように構成された遅延ロックループ
において、相関器21からの誤差データをディジタルルー
プフィルタ22を介しディジタルデータで直接ディジタル
遅延制御クロック発生器19を制御し、このクロックをｎ
段帰還シフトレジスタ23に供給し一連の遅延ロックルー
プが実現できる。。In the delay locked loop constructed as described above, the digital delay control clock generator 19 is directly controlled by the digital data using the error data from the correlator 21 via the digital loop filter 22 and this clock is used as the clock n.
A series of delay lock loops supplied to the stage feedback shift register 23 can be realized. .
【００２８】[0028]
【発明の効果】以上の説明から明らかなように本発明に
よれば、基準信号源と遅延素子と遅延制御回路とＮ分周
器と位相比較器とループフィルタとＶＣＯとＭ分周器を
設けることにより、クロック発生器の遅延をクロックの
１周期分にわたり、直接ディジタルデータで高分解能に
かつ連続的に変化させることができる優れたクロック発
生器を実現することができる。As apparent from the above description, according to the present invention, a reference signal source, a delay element, a delay control circuit, an N frequency divider, a phase comparator, a loop filter, a VCO, and an M frequency divider are provided. Thus, it is possible to realize an excellent clock generator capable of continuously changing the delay of the clock generator over one cycle of the clock with direct digital data at a high resolution and continuously.
【００２９】さらに、本発明の前記クロック発生器と、
相関器と、ｎ段帰還シフトレジスタと、ディジタルルー
プフィルタを設けることにより、スペクトル拡散信号の
受信システムの同期に用いられる遅延ロックループを構
成でき、この遅延ロックループによれば、従来例の遅延
ロックループのようにＤ／Ａ変換器を介すことなく、Ｄ
／Ａ変換器の精度による誤差や直線性誤差等の削除やロ
ックアップ時間の短縮ができる優れた遅延ロックループ
を実現できる。Further, the clock generator of the present invention;
By providing a correlator, an n-stage feedback shift register, and a digital loop filter, a delay locked loop used for synchronizing a spread spectrum signal receiving system can be formed. Without going through a D / A converter like a loop, D
An excellent delay lock loop capable of eliminating errors due to the accuracy of the / A converter, linearity errors, etc., and shortening the lock-up time can be realized.
【図１】本発明の第１の実施の形態におけるディジタル
遅延制御クロック発生器のブロック図、FIG. 1 is a block diagram of a digital delay control clock generator according to a first embodiment of the present invention;
【図２】図１のディジタル遅延制御クロック発生器を使
用した本発明の第２の実施の形態における遅延ロックル
ープのブロック図、FIG. 2 is a block diagram of a delay locked loop according to a second embodiment of the present invention using the digital delay control clock generator of FIG. 1;
【図３】従来の位相ロックループを用いたクロック発生
器のブロック図、FIG. 3 is a block diagram of a clock generator using a conventional phase locked loop;
【図４】従来の遅延素子及び位相ロックループを用いた
クロック発生器のブロック図、FIG. 4 is a block diagram of a clock generator using a conventional delay element and a phase locked loop.
【図５】従来の遅延ロックループのブロック図である。FIG. 5 is a block diagram of a conventional delay locked loop.
11、31 基準信号源 12 遅延素子（ディジタル・プログラマブル・エッジ発
生器） 13 遅延制御回路 14、32 Ｎ分周器 15、33 位相比較器 16、34、53 ループフィルタ 17、35 電圧制御発振器（ＶＣＯ） 18、36 Ｍ分周器 19 ディジタル遅延制御クロック発生器 21、51 相関器 22 ディジタルループフィルタ 23、54 ｎ段帰還シフトレジスタ 37 位相ロックループ 41 遅延量固定の遅延素子 42 セレクタ 52 Ｄ／Ａ変換器 55 電圧制御クロック（ＶＣＣ） ｆout 遅延出力クロック ｆ 出力クロック11, 31 Reference signal source 12 Delay element (digital programmable edge generator) 13 Delay control circuit 14, 32 N divider 15, 33 Phase comparator 16, 34, 53 Loop filter 17, 35 Voltage controlled oscillator (VCO ) 18, 36 M frequency divider 19 Digital delay control clock generator 21, 51 Correlator 22 Digital loop filter 23, 54 n-stage feedback shift register 37 Phase locked loop 41 Delay fixed delay element 42 Selector 52 D / A conversion Unit 55 Voltage control clock (VCC) fout Delayed output clock f Output clock
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/06 - 7/23 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H03L 7 /06-7/23
Claims (2)
タル値で可変でき、遅延データの更新がダイナミックに
行える遅延素子と、前記遅延素子を制御する遅延制御回
路と、前記遅延素子より出力されるパルスを分周してデ
ューティ５０％のクロックにするＮ分周器と、前記遅延
素子及び前記Ｎ分周器を経た基準信号とＭ分周器により
Ｍ分周された電圧制御発振器（ＶＣＯ）の出力を位相比
較する位相比較器と、前記位相比較器の出力電圧をフィ
ルタするループフィルタと、前記ループフィルタの出力
に基づき周波数を制御する前記ＶＣＯと、前記ＶＣＯの
出力を分周して前記位相比較器に入力する前記Ｍ分周器
とを備えたクロック発生器。1. A reference signal source, a delay element capable of changing a delay of a reference signal by a digital value and dynamically updating delay data, a delay control circuit for controlling the delay element, and a signal output from the delay element. Frequency divider that divides a pulse into a clock having a duty of 50%, a reference signal that has passed through the delay element and the N frequency divider, and an M frequency divider.
A phase comparator for phase comparing the output of the M division voltage-controlled oscillator (VCO), a loop filter for filtering the output voltage of said phase comparator, an output of said loop filter
The VCO and a clock generator, wherein and a M divider for receiving the output of the VCO to the frequency division to the phase comparator for controlling the frequency based on.
出力に基づき誤差データを出力する相関器と、前記相関
器の誤差データをフィルタするディジタルループフィル
タと、前記ディジタルループフィルタの出力を遅延デー
タとして動作する前記請求項１記載のクロック発生器
と、前記クロック発生器の出力をｎ段シフトする前記ｎ
段帰還シフトレジスタとを備えた遅延ロックループ。2. A correlator for outputting error data based on a spread reception signal and an output of an n-stage feedback shift register, a digital loop filter for filtering the error data of the correlator, and a delay data output from the digital loop filter.
2. The clock generator according to claim 1, wherein said clock generator operates as a clock generator, and said n shifts an output of said clock generator by n stages.
A delay locked loop including a stage feedback shift register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20640196A JP3305587B2 (en) | 1996-07-18 | 1996-07-18 | Digital delay control clock generator and delay locked loop using this clock generator |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP20640196A JP3305587B2 (en) | 1996-07-18 | 1996-07-18 | Digital delay control clock generator and delay locked loop using this clock generator |
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