JPH033517A - クロック発生装置 - Google Patents
クロック発生装置Info
- Publication number
- JPH033517A JPH033517A JP1138482A JP13848289A JPH033517A JP H033517 A JPH033517 A JP H033517A JP 1138482 A JP1138482 A JP 1138482A JP 13848289 A JP13848289 A JP 13848289A JP H033517 A JPH033517 A JP H033517A
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- JP
- Japan
- Prior art keywords
- clock
- frequency division
- frequency divider
- frequency
- variable frequency
- Prior art date
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- Pending
Links
- 230000000630 rising effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル論理回路等に使用するクロック発
生装置に関する。
生装置に関する。
従来の技術
第５図は、従来のクロック発生装置の構成を示している
。
。
第５図において、２３は、入力端子２１からのシステム
クロックを１／Ｍ（Ｍは整数）に分周する分周器、２４
は、分周器２３からの信号と分周器２７からの信号の位
相を比較し、位相差に応じた信号を出力する位相比較器
、２５は、位相比較器２４からの位相差信号を電圧に変
換するためのロウパスフィルタ（ＬＰＦ） 、２６は、
ロウパスフィルタ２５からの電圧に応じた周波数のクロ
ックを発生する電圧制御発振器（ＶＣＯ）であり、分周
器２７は、電圧制御発振器２６からのクロックを１／Ｎ
（Ｎは整数）に分周して位相比較器２４に出力する。
クロックを１／Ｍ（Ｍは整数）に分周する分周器、２４
は、分周器２３からの信号と分周器２７からの信号の位
相を比較し、位相差に応じた信号を出力する位相比較器
、２５は、位相比較器２４からの位相差信号を電圧に変
換するためのロウパスフィルタ（ＬＰＦ） 、２６は、
ロウパスフィルタ２５からの電圧に応じた周波数のクロ
ックを発生する電圧制御発振器（ＶＣＯ）であり、分周
器２７は、電圧制御発振器２６からのクロックを１／Ｎ
（Ｎは整数）に分周して位相比較器２４に出力する。
すなわち、上記構成に係るクロック発生装置は、アナロ
グＰ Ｌ Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路により構成され、入力端子２１からのシステムクロ
ックとの同期を獲得した後Ｍ／Ｈに分周したクロック、
すなわちシステムクロックと整数の分局関係にないクロ
ックを発生して端子２２に出力することかできる。
グＰ Ｌ Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路により構成され、入力端子２１からのシステムクロ
ックとの同期を獲得した後Ｍ／Ｈに分周したクロック、
すなわちシステムクロックと整数の分局関係にないクロ
ックを発生して端子２２に出力することかできる。
発明が解決しようとする課題
しかしながら、上記従来のクロック発生装置では、アナ
ログＰＬＬ回路により構成されているので、電源電圧や
周囲温度の変動により動作が不安定（特に電圧制御発振
器２６）であるという問題点があり、また、クロックを
発生するまでの同期獲得時間が必要であるという問題点
がある。
ログＰＬＬ回路により構成されているので、電源電圧や
周囲温度の変動により動作が不安定（特に電圧制御発振
器２６）であるという問題点があり、また、クロックを
発生するまでの同期獲得時間が必要であるという問題点
がある。
本発明は上記従来の問題点に鑑み、電源電圧や周囲温度
の変動に対して安定であり、また、クロックを発生する
までの同期獲得時間を必要としないクロック発生装置を
提供することを目的とする。
の変動に対して安定であり、また、クロックを発生する
までの同期獲得時間を必要としないクロック発生装置を
提供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、所望の周波数の出
力クロックに応じて可変分周器の分周数の切り替えパタ
ーンを予め記憶し、この切り替えパターンに応じて可変
分周器の分周数を制御するようにしたものである。
力クロックに応じて可変分周器の分周数の切り替えパタ
ーンを予め記憶し、この切り替えパターンに応じて可変
分周器の分周数を制御するようにしたものである。
作用
本発明は上記構成により、可変分周器の分局数は整数で
あるが、切り替えパターンに応じて分周数が変化し、し
たがって、入力クロックと整数関係にない平均周波数の
クロックを出力することができる。
あるが、切り替えパターンに応じて分周数が変化し、し
たがって、入力クロックと整数関係にない平均周波数の
クロックを出力することができる。
また、上記回路は、ディジタル回路で構成することがで
きるので、電源電圧や周囲温度の変動に対して安定であ
り、また、クロックを発生するまでの同期獲得時間を必
要としない。
きるので、電源電圧や周囲温度の変動に対して安定であ
り、また、クロックを発生するまでの同期獲得時間を必
要としない。
実施例
以下、図面を参照して本発明の詳細な説明する。第１図
は、本発明に係るクロック発生装置の一実施例を示すブ
ロック図、第２図は、第１図の分周制御器の詳細な構成
を示すブロック図、第３図は、第１図のクロック発生装
置の主要信号を示すタイミングチャート、第４図は、第
２図の分局制御器のテーブルを示す説明図である。
は、本発明に係るクロック発生装置の一実施例を示すブ
ロック図、第２図は、第１図の分周制御器の詳細な構成
を示すブロック図、第３図は、第１図のクロック発生装
置の主要信号を示すタイミングチャート、第４図は、第
２図の分局制御器のテーブルを示す説明図である。
第１図において、１３は、入力端子１１からのシステム
クロックの任意の整数分の１に分周し、端子１２を介し
てクロックを出力する可変分周器、１４は、可変分周器
１３の分周数と切換パターンを最適化したデータを予め
記憶し、後述Ｔるように、入力端子１１からのシステム
クロックをＭ／Ｎに分周した平均周波数のクロックを発
生するように可変分周器１３をｉ１１御する分周制御器
である。
クロックの任意の整数分の１に分周し、端子１２を介し
てクロックを出力する可変分周器、１４は、可変分周器
１３の分周数と切換パターンを最適化したデータを予め
記憶し、後述Ｔるように、入力端子１１からのシステム
クロックをＭ／Ｎに分周した平均周波数のクロックを発
生するように可変分周器１３をｉ１１御する分周制御器
である。
分周制御器１４は、第２図に示すように、仮想クロック
と出力クロックの位相差を計数する状態計数回路１４１
と、状態計数回路１４１の計数値により、仮想クロック
と出力クロックの位相の進み遅れ状態を示すデータを出
力する進み遅れ状態出力回路１４２と、進み遅れ状態出
力回路１４２からのデータにより、可変分周器１３の分
局数（整数）を設定する分周数設定回路１４３を備えて
いる。
と出力クロックの位相差を計数する状態計数回路１４１
と、状態計数回路１４１の計数値により、仮想クロック
と出力クロックの位相の進み遅れ状態を示すデータを出
力する進み遅れ状態出力回路１４２と、進み遅れ状態出
力回路１４２からのデータにより、可変分周器１３の分
局数（整数）を設定する分周数設定回路１４３を備えて
いる。
次に、第３図及び第４図を参照して上記実施例の動作を
説明する。
説明する。
ここで、１０００Ｈｚのシステムクロックにより平均周
波数が６００Ｈｚのクロックを出力する場合について説
明すると、６００Ｈｚの仮法クロックと、１０００Ｈｚ
のシステムクロックと、平均周波数が６００Ｈｚの出力
クロックの位相関係は第３図に示すようになる。
波数が６００Ｈｚのクロックを出力する場合について説
明すると、６００Ｈｚの仮法クロックと、１０００Ｈｚ
のシステムクロックと、平均周波数が６００Ｈｚの出力
クロックの位相関係は第３図に示すようになる。
先ず、スタート時には第３図に示すように、システムク
ロックと出力クロックの位相が一致しているので、進み
遅れ状態出力回路１４２では第４図に示すように、状態
「１」におけるデータ「＋」をテーブルに書き込む。
ロックと出力クロックの位相が一致しているので、進み
遅れ状態出力回路１４２では第４図に示すように、状態
「１」におけるデータ「＋」をテーブルに書き込む。
次いで、可変分周器１３の分周数を設定分周数’５／３
Ｊにより近い整数「２」に設定すると、可変分周器１３
は分周数「２」で１０００）ｌｚのシステムクロックを
分周して５００１１ｚのクロックを出力するので、第３
図に示すように仮想クロックの次の立ち上がりでは出力
クロックの立ち上がりの方が遅れており、進み遅れ状態
出力回路１４２では第４図に示すように、状態「２」に
おけるデータ「−」をテーブルに書き込む。
Ｊにより近い整数「２」に設定すると、可変分周器１３
は分周数「２」で１０００）ｌｚのシステムクロックを
分周して５００１１ｚのクロックを出力するので、第３
図に示すように仮想クロックの次の立ち上がりでは出力
クロックの立ち上がりの方が遅れており、進み遅れ状態
出力回路１４２では第４図に示すように、状態「２」に
おけるデータ「−」をテーブルに書き込む。
次いで、可変分周器１３の分周数を「１」に設定すると
、可変分周器１３は分周数「１」で１０００Ｈｚのシス
テムクロックを分周して１０００Ｈｚのクロックを出力
するので、第３図に示すように仮想クロックの次の立ち
上がりでは出力クロックの立ち上がりの方が進んでおり
、進み遅れ状態出力回路１４２では第４図に示すように
、状態「３」におけるデータ「＋」をテーブルに書き込
む。
、可変分周器１３は分周数「１」で１０００Ｈｚのシス
テムクロックを分周して１０００Ｈｚのクロックを出力
するので、第３図に示すように仮想クロックの次の立ち
上がりでは出力クロックの立ち上がりの方が進んでおり
、進み遅れ状態出力回路１４２では第４図に示すように
、状態「３」におけるデータ「＋」をテーブルに書き込
む。
次いで、可変分周器１３の分周数を「２」に設定すると
、可変分周器１３は分周数「２」で１０００Ｈｚのシス
テムクロックを分周して５００１１ｚのクロックを出力
するので、第３図に示すように仮想クロックの次の立ち
上がりでは出力クロックとの位相が一致しており、状態
「１」に戻る。
、可変分周器１３は分周数「２」で１０００Ｈｚのシス
テムクロックを分周して５００１１ｚのクロックを出力
するので、第３図に示すように仮想クロックの次の立ち
上がりでは出力クロックとの位相が一致しており、状態
「１」に戻る。
すなわち、第３図に示すように、６００Ｈｚの仮想クロ
ックの３周期の時間は、 （１／６００）ｘ３＝ｏ、００５ ［ｓｌであり、１０
００Ｈｚのシステムクロックの５周期の時間は、 （１／１０００）Ｘ５＝０．００５ ［ｓｌであり、ま
た、出力クロックは、１０００Ｈ２のシステムクロック
の５周期の時間の間に３つの立ち上がりエツジを有する
ので、その平均周波数は、１／ （０，００５／３）＝
６００ ［Ｈｚｌとなる。
ックの３周期の時間は、 （１／６００）ｘ３＝ｏ、００５ ［ｓｌであり、１０
００Ｈｚのシステムクロックの５周期の時間は、 （１／１０００）Ｘ５＝０．００５ ［ｓｌであり、ま
た、出力クロックは、１０００Ｈ２のシステムクロック
の５周期の時間の間に３つの立ち上がりエツジを有する
ので、その平均周波数は、１／ （０，００５／３）＝
６００ ［Ｈｚｌとなる。
したがって、上記実施例によれば、１０００１１ｚのシ
ステムクロックにより平均周波数が６００Ｈｚのクロッ
クを出力する場合、第４図に示すようなテーブルを進み
遅れ状態出力回路１４２に予め設定すると、状態計数回
路１４１が出力クロックの立ち上がりでカウントアツプ
し、進み遅れ状態出力回路１４２がこのテーブルにより
仮想クロックと出力クロックとの位相の進み遅れを判断
し、分周数設定回路１４３がこのデータにより可変分周
器１３の分周数を制御するので、システムクロックと整
数関係にないクロックを発生することができる。
ステムクロックにより平均周波数が６００Ｈｚのクロッ
クを出力する場合、第４図に示すようなテーブルを進み
遅れ状態出力回路１４２に予め設定すると、状態計数回
路１４１が出力クロックの立ち上がりでカウントアツプ
し、進み遅れ状態出力回路１４２がこのテーブルにより
仮想クロックと出力クロックとの位相の進み遅れを判断
し、分周数設定回路１４３がこのデータにより可変分周
器１３の分周数を制御するので、システムクロックと整
数関係にないクロックを発生することができる。
この場合、回路構成は、従来例のような電圧制御発振器
等のアナログ回路を用いないでディジタル回路で構成す
ることができるので、電源電圧や周囲温度の変動に対し
て安定であり、また、クロックを発生するまでの同期獲
得時間を必要としない。
等のアナログ回路を用いないでディジタル回路で構成す
ることができるので、電源電圧や周囲温度の変動に対し
て安定であり、また、クロックを発生するまでの同期獲
得時間を必要としない。
発明の詳細
な説明したように、本発明は、所望の周波数の出力クロ
ックに応じて可変分周器の分周数の切り替えパターンを
予め記憶し、この切り替えパターンに応じて可変分周器
の分周数を制御するようにしたので、ディジタル回路で
構成することができ、したがって、電源電圧や周囲温度
の変動に対して安定であり、また、クロックを発生する
までの同期獲得時間を必要としない。
ックに応じて可変分周器の分周数の切り替えパターンを
予め記憶し、この切り替えパターンに応じて可変分周器
の分周数を制御するようにしたので、ディジタル回路で
構成することができ、したがって、電源電圧や周囲温度
の変動に対して安定であり、また、クロックを発生する
までの同期獲得時間を必要としない。
第１図は、本発明に係るりＯツク発生装置の一実施例を
示すブロック図、第２図は、第１図の分周制御器の詳細
な構成を示すブロック図、第３図は、第１図のクロック
発生装置の主要信号を示すタイミングチャート、第４図
は、第２図の分周制御器のテーブルを示す説明図、第５
図は、従来のクロック発生装置を示すブロック図である
。 １３・・・可変分周器、１４・・・分周制御器、１４１
・・・状態計数回路、１４２・・・進み遅れ状態出力回
路、１４３・・・可変分周器分周数設定回路。
示すブロック図、第２図は、第１図の分周制御器の詳細
な構成を示すブロック図、第３図は、第１図のクロック
発生装置の主要信号を示すタイミングチャート、第４図
は、第２図の分周制御器のテーブルを示す説明図、第５
図は、従来のクロック発生装置を示すブロック図である
。 １３・・・可変分周器、１４・・・分周制御器、１４１
・・・状態計数回路、１４２・・・進み遅れ状態出力回
路、１４３・・・可変分周器分周数設定回路。
Claims (2)
- （１）入力するクロックを整数の分周数で分周したクロ
ックを出力する可変分周器と、 所望の周波数の出力クロックに応じて前記可変分周器の
分周数の切り替えパターンを予め記憶し、この切り替え
パターンに応じて前記可変分周器の分周数を制御する手
段とを有するクロック発生装置。 - （２）前記制御手段は、前記可変分周器の出力クロック
の立ち上がりエッジで前記可変分周器の分周数を制御す
ることを特徴とする請求項（１）記載のクロック発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138482A JPH033517A (ja) | 1989-05-31 | 1989-05-31 | クロック発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1138482A JPH033517A (ja) | 1989-05-31 | 1989-05-31 | クロック発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033517A true JPH033517A (ja) | 1991-01-09 |
Family
ID=15223113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1138482A Pending JPH033517A (ja) | 1989-05-31 | 1989-05-31 | クロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013176082A (ja) * | 2006-11-29 | 2013-09-05 | Nec Corp | クロック信号分周回路及びクロック信号分周方法 |
| CN110324040A (zh) * | 2019-05-06 | 2019-10-11 | 杭州阿姆科技有限公司 | 一种时钟频率调整的方法及装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112136A (en) * | 1980-12-29 | 1982-07-13 | Nec Corp | Frequency synthesizer |
| JPS61109324A (ja) * | 1984-11-02 | 1986-05-27 | Hitachi Ltd | 周波数シンセサイザ |
| JPS6348016A (ja) * | 1986-08-18 | 1988-02-29 | Nec Corp | 周波数シンセサイザ |
| JPS6361509A (ja) * | 1986-09-01 | 1988-03-17 | Nec Corp | 周波数シンセサイザ |
-
1989
- 1989-05-31 JP JP1138482A patent/JPH033517A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112136A (en) * | 1980-12-29 | 1982-07-13 | Nec Corp | Frequency synthesizer |
| JPS61109324A (ja) * | 1984-11-02 | 1986-05-27 | Hitachi Ltd | 周波数シンセサイザ |
| JPS6348016A (ja) * | 1986-08-18 | 1988-02-29 | Nec Corp | 周波数シンセサイザ |
| JPS6361509A (ja) * | 1986-09-01 | 1988-03-17 | Nec Corp | 周波数シンセサイザ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013176082A (ja) * | 2006-11-29 | 2013-09-05 | Nec Corp | クロック信号分周回路及びクロック信号分周方法 |
| CN110324040A (zh) * | 2019-05-06 | 2019-10-11 | 杭州阿姆科技有限公司 | 一种时钟频率调整的方法及装置 |
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