JPH033335A - バイポーラバンプトランジスタおよびその製造方法 - Google Patents
バイポーラバンプトランジスタおよびその製造方法Info
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- JPH033335A JPH033335A JP2124003A JP12400390A JPH033335A JP H033335 A JPH033335 A JP H033335A JP 2124003 A JP2124003 A JP 2124003A JP 12400390 A JP12400390 A JP 12400390A JP H033335 A JPH033335 A JP H033335A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、コンタクトバンプを具備するバイポーラバン
プトランジスタおよびその製造方法に関する。
プトランジスタおよびその製造方法に関する。
［従来の技術］
端子のコンタクトによる電気的理由および、機械的応力
による静的な理由のために、トランジスタ、その他の半
導体装置は製造処理中にリードフレームに取付けられる
。これは普通接着結合、ハンダ付、または合金によって
なされる。装置を具備するシリコンチップの主面の１つ
、すなわち背面は、リードフレームのリード線の１つの
広くされた表面に付着される。良好な電気コンタクトま
たは熱移動を達成するために、背面は金属化され、これ
は集積回路と単独のトランジスタの両方に適用される。
による静的な理由のために、トランジスタ、その他の半
導体装置は製造処理中にリードフレームに取付けられる
。これは普通接着結合、ハンダ付、または合金によって
なされる。装置を具備するシリコンチップの主面の１つ
、すなわち背面は、リードフレームのリード線の１つの
広くされた表面に付着される。良好な電気コンタクトま
たは熱移動を達成するために、背面は金属化され、これ
は集積回路と単独のトランジスタの両方に適用される。
単独のトランジスタの場合において、＊ｌｌｌ１は通常
コレクタ接触であり、一方ベースおよびエミッタは、通
常のワイヤ結合によって関連された外部のリード線に接
触される。
コレクタ接触であり、一方ベースおよびエミッタは、通
常のワイヤ結合によって関連された外部のリード線に接
触される。
［発明の解決すべき課８］
上述した従来の方法は多数の欠点を有する。例えば、シ
リコンチップの背面は平坦な表面を達成するために金属
化に先立ってエツチングまたは研磨されなればならない
。
リコンチップの背面は平坦な表面を達成するために金属
化に先立ってエツチングまたは研磨されなればならない
。
さらに、複数のチップを関連した外部のリード線に個々
の結合ワイヤによって接続することは、時間の浪費であ
りコストがかかる。既知のように、組立の費用は最終的
半導体装置の全費用の多大な部分に相当する。
の結合ワイヤによって接続することは、時間の浪費であ
りコストがかかる。既知のように、組立の費用は最終的
半導体装置の全費用の多大な部分に相当する。
したがってワイヤ結合動作を回避し、取付けおよび結合
動作を自動化することを可能にする多数の方法が開発さ
れている。これらの方法の代表である次の３つの可能な
方法が、１．Ｉ？ｕｇｅによる１９７５年、Ｓｐｒｉｎ
ｇｅｒ−Ｖｅｒｌａｇ １３ｅｒｌｌｎでの“ｌｌａｌ
ｂｌｅｉｔｅｒｔｅｃｈｎｏｌｏｇｉｅ に開示され
ている。
動作を自動化することを可能にする多数の方法が開発さ
れている。これらの方法の代表である次の３つの可能な
方法が、１．Ｉ？ｕｇｅによる１９７５年、Ｓｐｒｉｎ
ｇｅｒ−Ｖｅｒｌａｇ １３ｅｒｌｌｎでの“ｌｌａｌ
ｂｌｅｉｔｅｒｔｅｃｈｎｏｌｏｇｉｅ に開示され
ている。
フリップ−チップ結合技術において、半導体チップのエ
ツジの結合パッドは、高くなったコンタクトバンプをそ
れらに与えるように処理される。
ツジの結合パッドは、高くなったコンタクトバンプをそ
れらに与えるように処理される。
チップは、一致するリードパターンを設け、側面の下に
コンタクトを設けるリードフレームに直接接触する。
コンタクトを設けるリードフレームに直接接触する。
別の方法は、ビームリード技術と呼ばれている。
それは、チップのエツジの結合パッド用のリード線が、
チップがリードフレームに取付けられることによって機
械的取付けとして機能するその他の構造技術とは異なる
。この方法はビームリードの製造において比較的複雑で
高価であり、特に多数の処理段階を必要とする。
チップがリードフレームに取付けられることによって機
械的取付けとして機能するその他の構造技術とは異なる
。この方法はビームリードの製造において比較的複雑で
高価であり、特に多数の処理段階を必要とする。
第３の方法は、ビームリード技術と異なっているリード
線または電極がチップと別個に形成されているスパイダ
結合技術と呼ばれている方法である。リードフレーム（
スパイダ）は、チップ上の結合パッドに直接結合されて
いる。
線または電極がチップと別個に形成されているスパイダ
結合技術と呼ばれている方法である。リードフレーム（
スパイダ）は、チップ上の結合パッドに直接結合されて
いる。
前述された全ての３つの方法は集積回路でのみ使用され
、特に前の２つの方法は個々の半導体装置およびトラン
ジスタの両方の場合において従来の結合技術にまさる利
点を得ることのない非常に複雑で高価な方法である。こ
の理由および従来のトランジスタの構造のために、確実
であるワイヤ結合技術がいまだ幅広く使用されている。
、特に前の２つの方法は個々の半導体装置およびトラン
ジスタの両方の場合において従来の結合技術にまさる利
点を得ることのない非常に複雑で高価な方法である。こ
の理由および従来のトランジスタの構造のために、確実
であるワイヤ結合技術がいまだ幅広く使用されている。
［課題解決のための手段］
本発明のトランジスタは、多量にドープされた下部層と
それより少量にドープされた上部層を具備する第１の導
電型の基体と、上部層の表面から下部層まで延在し、境
界を形成する第１の導電型の多量にドープされたコレク
タ領域と、コレクタ領域から距離をおいて境界内の上部
層内に含まれる第２の導電型のベース領域と、ベース領
域内に埋設された第１の導電型のエミッタ領域と、コレ
クタ領域、ベース領域、エミッタ領域を部分的に被覆し
、絶縁層によって分離されている表面上の金属層と、コ
レクタ領域、ベース領域、エミッタ領域の区域において
金属層上に配置されたコンタクトバンプとを具備するこ
とを特徴とする。本発明は、低費用の構造体技術のため
に適当であり、飽和および高電流特性のような臨界的な
電気的パラメータの制御を可能にするトランジスタを提
供する問題を解決する。そのようなトランジスタを製造
する方法を提供することもまた、本発明の技術的範囲内
である。
それより少量にドープされた上部層を具備する第１の導
電型の基体と、上部層の表面から下部層まで延在し、境
界を形成する第１の導電型の多量にドープされたコレク
タ領域と、コレクタ領域から距離をおいて境界内の上部
層内に含まれる第２の導電型のベース領域と、ベース領
域内に埋設された第１の導電型のエミッタ領域と、コレ
クタ領域、ベース領域、エミッタ領域を部分的に被覆し
、絶縁層によって分離されている表面上の金属層と、コ
レクタ領域、ベース領域、エミッタ領域の区域において
金属層上に配置されたコンタクトバンプとを具備するこ
とを特徴とする。本発明は、低費用の構造体技術のため
に適当であり、飽和および高電流特性のような臨界的な
電気的パラメータの制御を可能にするトランジスタを提
供する問題を解決する。そのようなトランジスタを製造
する方法を提供することもまた、本発明の技術的範囲内
である。
本発明の利点は、前記問題を解決できること、および熱
がエミッタコンタクトバンプを介して直接取除かれるの
で非常に良好な熱放散を表すトランジスタが得られるこ
とにある。さらに別の利点は、金属コンタクトの自己整
列と、ウェハの背面の研磨またはエツチングの排除また
は金属化の排除と、コンタクトバンプの形成の従来の方
法と比べてフォトエツチング処理が不要であることと、
およびトランジスタの所望される電気的特性までエミッ
タおよびペースエツジ長の配置を構成することが可能な
ことである。
がエミッタコンタクトバンプを介して直接取除かれるの
で非常に良好な熱放散を表すトランジスタが得られるこ
とにある。さらに別の利点は、金属コンタクトの自己整
列と、ウェハの背面の研磨またはエツチングの排除また
は金属化の排除と、コンタクトバンプの形成の従来の方
法と比べてフォトエツチング処理が不要であることと、
およびトランジスタの所望される電気的特性までエミッ
タおよびペースエツジ長の配置を構成することが可能な
ことである。
［実施例］
本発明にしたがったバイポーラバンプトランジスタの上
面図である第１図は、トランジスタの第１の主面の大部
分を彼覆し、上面図では見ることができないが下にコレ
クタ領域４がある金属層９１を示す。金属層９１が２個
の別の金属層９２．９３が配置されている開口を有する
ことが認められる。全部の３個の金属層９１．９２．９
８は、この実施例において２酸化シリコンの絶縁層Ｂに
よって互いに分離される。窒化シリコンのような別の絶
縁する金属の使用は、本発明の技術的範囲内である。金
属層９３は、境界が破線７１によって表された図では見
えないベース領域７の一部分を被覆する。ベース領域７
は、破線８１によって境界が表された同様に図では見え
ないエミッタ領域８を含む。エミッタ領域８は、金属層
９２によって大部分を被覆されている。金属層９１．９
２．９３は、下にある各活性領域に関連されたコンタク
トバンプ、すなわちコレクタ領域用のコンタクトバンプ
１１．エミッタ領域用のコンタクトバンプ１２およびベ
ース領域用のコンタクトバンプ１３を支持する。第１図
から判るように、エミッタ領域およびベース領域はコレ
クタ領域によって完全に囲まれており、示された実施例
においてエミッタおよびベース領域はエツジラインの長
さを増加するためにインターデジタル構造にされている
。
面図である第１図は、トランジスタの第１の主面の大部
分を彼覆し、上面図では見ることができないが下にコレ
クタ領域４がある金属層９１を示す。金属層９１が２個
の別の金属層９２．９３が配置されている開口を有する
ことが認められる。全部の３個の金属層９１．９２．９
８は、この実施例において２酸化シリコンの絶縁層Ｂに
よって互いに分離される。窒化シリコンのような別の絶
縁する金属の使用は、本発明の技術的範囲内である。金
属層９３は、境界が破線７１によって表された図では見
えないベース領域７の一部分を被覆する。ベース領域７
は、破線８１によって境界が表された同様に図では見え
ないエミッタ領域８を含む。エミッタ領域８は、金属層
９２によって大部分を被覆されている。金属層９１．９
２．９３は、下にある各活性領域に関連されたコンタク
トバンプ、すなわちコレクタ領域用のコンタクトバンプ
１１．エミッタ領域用のコンタクトバンプ１２およびベ
ース領域用のコンタクトバンプ１３を支持する。第１図
から判るように、エミッタ領域およびベース領域はコレ
クタ領域によって完全に囲まれており、示された実施例
においてエミッタおよびベース領域はエツジラインの長
さを増加するためにインターデジタル構造にされている
。
第１図の線Ａ−Ａに沿った断面図である第２図は、ｎ＋
＋型導電導電性量にドープされた下部層２および下部層
２より少量ドープされた同じ導電型の上部層３すなわち
ｎ型層から成る基体１を示す。
＋型導電導電性量にドープされた下部層２および下部層
２より少量ドープされた同じ導電型の上部層３すなわち
ｎ型層から成る基体１を示す。
基体１において、基体の導電型の領域、すなわちｎ＋型
のコレクタ領域４が中央領域は除いて基体の上側３１（
第１の主面）から形成されている。コレクタ領域４は、
下部層２内まで延在する。ｐ電導電性のベース領域７は
、上側３１から空いている中央領域内に延在し、上側３
１から形成されたｎ＋型導電性の領域つまりエミッタ領
域８を含む。コレクタ領域４のより多量にドープされた
表面層４１は、コンタクトバンプ１１を支持する金属層
９１によって被覆される。対応して、エミッタ領域８は
コンタクトバンプ１２を具備する金属層９２によって被
覆され、ベース領域７はコンタクトバンプ１３を具備す
る金属層９３によって被覆される。金属層９１゜９２、
９３間に、２酸化シリコン層６は配置される。
のコレクタ領域４が中央領域は除いて基体の上側３１（
第１の主面）から形成されている。コレクタ領域４は、
下部層２内まで延在する。ｐ電導電性のベース領域７は
、上側３１から空いている中央領域内に延在し、上側３
１から形成されたｎ＋型導電性の領域つまりエミッタ領
域８を含む。コレクタ領域４のより多量にドープされた
表面層４１は、コンタクトバンプ１１を支持する金属層
９１によって被覆される。対応して、エミッタ領域８は
コンタクトバンプ１２を具備する金属層９２によって被
覆され、ベース領域７はコンタクトバンプ１３を具備す
る金属層９３によって被覆される。金属層９１゜９２、
９３間に、２酸化シリコン層６は配置される。
そのようなトランジスタの製造方法は、第３図乃至第６
図において説明された処理段階によって明らかにされる
。
図において説明された処理段階によって明らかにされる
。
２個の層、多量にドープされたつまりｎ〜型導電性の下
部層２とそれより少量をドープされたつまりｎ型導電性
の上部層３とを含むｎ型基体ｌに始まり、２酸化シリコ
ン層６は通常の方法において上側３１に付着される。コ
レクタ領域４が形成されるべき領域において、２酸化シ
リコン層６は通常のフォトエツチング技術を使用して除
去かれる。
部層２とそれより少量をドープされたつまりｎ型導電性
の上部層３とを含むｎ型基体ｌに始まり、２酸化シリコ
ン層６は通常の方法において上側３１に付着される。コ
レクタ領域４が形成されるべき領域において、２酸化シ
リコン層６は通常のフォトエツチング技術を使用して除
去かれる。
このようにして得られた開口を通して、ｎ＋型コレクタ
領域４は拡散またはイオン注入およびそれに続く熱処理
によって既知の方法において形成される。それは下部層
２中まで延在し、その時処理されないままである中央部
分を囲む。同時に、上側３１上の２酸化シリコン層６の
開口は、酸化によって再び閉じられる（第３図）。
領域４は拡散またはイオン注入およびそれに続く熱処理
によって既知の方法において形成される。それは下部層
２中まで延在し、その時処理されないままである中央部
分を囲む。同時に、上側３１上の２酸化シリコン層６の
開口は、酸化によって再び閉じられる（第３図）。
次に、２酸化シリコン層６は、中央部分内にベース領域
を形成するために必要とされる開口のところで、第２の
フォトエツチング段階において除去され、その開口を通
してベース領域は、ｐ型ドーパントを導入すること（拡
散または注入）によって形成される。ここでも、２酸化
シリコン層６の開口は、酸化によって高温処理において
再び閉ざされる（第４図）。
を形成するために必要とされる開口のところで、第２の
フォトエツチング段階において除去され、その開口を通
してベース領域は、ｐ型ドーパントを導入すること（拡
散または注入）によって形成される。ここでも、２酸化
シリコン層６の開口は、酸化によって高温処理において
再び閉ざされる（第４図）。
その後節３のフォトエツチングにおいて、ベース領域を
被覆する２酸化シリコン層θの、エミッタ領域の部分は
除去され、同時にコレクタ領域４の表面領域は露出され
る。ｎ型エミッタ領域８を形成するためのドーパントの
導入（拡散またはイオン注入）と共に、エミッタ領域８
と同じ侵入の深さを有する非常に多量にドープされた表
面層がコレクタ領域４に形成される。この表面層４１は
、特に付着されるコンタクトへの低抵抗接続を与える。
被覆する２酸化シリコン層θの、エミッタ領域の部分は
除去され、同時にコレクタ領域４の表面領域は露出され
る。ｎ型エミッタ領域８を形成するためのドーパントの
導入（拡散またはイオン注入）と共に、エミッタ領域８
と同じ侵入の深さを有する非常に多量にドープされた表
面層がコレクタ領域４に形成される。この表面層４１は
、特に付着されるコンタクトへの低抵抗接続を与える。
次に第４のフォトエツチング段階において、ベース領域
７のためのコンタクト窓が２酸化シリコン層Ｂ内で開口
される。したがって、第５図において示される構造が得
られる。
７のためのコンタクト窓が２酸化シリコン層Ｂ内で開口
される。したがって、第５図において示される構造が得
られる。
その後、半導体装置の全表面はパラジウムが好ましい金
属層９によって被覆され、フォトレジスト層１０が適用
される。後者において、コンタクトバンプのために必要
とされるホールは第５のフォトエツチング段階において
形成され、その後コンタクトバンプ１１．１２．１３は
、コレクタ領域４．エミッタ領域８．ベース領域７のそ
れぞれの領域において鍍金され、コンタクト材料はハン
ダ付は処理（第６図）のために全鍍金された銀が好まし
い。
属層９によって被覆され、フォトレジスト層１０が適用
される。後者において、コンタクトバンプのために必要
とされるホールは第５のフォトエツチング段階において
形成され、その後コンタクトバンプ１１．１２．１３は
、コレクタ領域４．エミッタ領域８．ベース領域７のそ
れぞれの領域において鍍金され、コンタクト材料はハン
ダ付は処理（第６図）のために全鍍金された銀が好まし
い。
フォトレジスト層の除去の後、付着力の弱い金属は２酸
化層６から取除かれ、第２図に示された最終の装置の構
造が得られる。最終の装置は、例えばポリイミドのバッ
ジベーツション層によって、損傷または汚染からそれを
保護するために被覆されることか可能である。
化層６から取除かれ、第２図に示された最終の装置の構
造が得られる。最終の装置は、例えばポリイミドのバッ
ジベーツション層によって、損傷または汚染からそれを
保護するために被覆されることか可能である。
第１図は、本発明にしたがったバイポーラバンプトラン
ジスタの上面図である。 第２図は、第１図の線Ａ−Ａに沿った断面図である。 第３図乃至第６図は、第２図のトランジスタの製造過程
の処理段階に関する概要的な断面図である。 １・・・基体、２・・・下部層、３・・・上部層、４・
・・コレクタ領域、６・・・絶縁層、７・・・ベース領
域、８・・・エミッタ領域、９ 、９１．９２．９３・
・・金属層、ｌＯ・・・フォトレジスト層、１１．１２
．１３・・・コンタクトバンプ。
ジスタの上面図である。 第２図は、第１図の線Ａ−Ａに沿った断面図である。 第３図乃至第６図は、第２図のトランジスタの製造過程
の処理段階に関する概要的な断面図である。 １・・・基体、２・・・下部層、３・・・上部層、４・
・・コレクタ領域、６・・・絶縁層、７・・・ベース領
域、８・・・エミッタ領域、９ 、９１．９２．９３・
・・金属層、ｌＯ・・・フォトレジスト層、１１．１２
．１３・・・コンタクトバンプ。
Claims (9)
- （１）多量にドープされた下部層とそれより少量にドー
プされた上部層を具備する第１の導電型の基体と、 上部層の表面から下部層まで延在し、境界を形成する第
１の導電型の多量にドープされたコレクタ領域と、 コレクタ領域から距離をおいて境界内の上部層内に含ま
れる第２の導電型のベース領域と、ベース領域内に埋設
された第１の導電型のエミッタ領域と、 コレクタ領域、ベース領域、エミッタ領域を部分的に被
覆し、絶縁層によって分離されている表面上の金属層と
、 コレクタ領域、ベース領域、エミッタ領域の区域におい
て金属層上に配置されたコンタクトバンプとを具備する
バイポーラバンプトランジスタ。 - （２）絶縁層が２酸化シリコンで形成されている請求項
１記載のトランジスタ。 - （３）金属層がパラジウムで形成されている請求項１ま
たは２記載のトランジスタ。 - （４）エミッタおよびベース領域がインターデジタルで
ある請求項１乃至３のいずれか１項記載のトランジスタ
。 - （５）上部層がエピタキシャル層である請求項１乃至４
のいずれか１項記載のトランジスタ。 - （６）（ａ）多量にドープされた下部層およびそれより
少量ドープされた上部層を具備する第１の導電型基体を
設け、 （ｂ）基体の表面上に２酸化シリコン層を付着し、第１
のフォトエッチング段階においてコレクタ領域が形成さ
れるべき位置で２酸化シリコン層を除去し、 （ｃ）コレクタ領域を形成するために第１の導電型ドー
パントを導入し、同時に絶縁層の被覆を回復し、 （ｄ）第２のフォトエッチング段階においてベース領域
内にホールを開口し、第２の導電型のドーパントを導入
し、同時に絶縁層の被覆を回復し、（ｅ）エミッタ領域
内にホールを開口し、同時に第３のフォトエッチング段
階においてコレクタ領域の表面領域を再露出し、 （ｆ）エミッタ領域を形成するために第１の導電型のド
ーパントを導入し、同時にコレクタ領域の表面領域内の
ドーパント濃度を増加し、 （ｇ）第４のフォトエッチング段階においてベース領域
のためのコンタクト窓を開口し、 （ｈ）金属層を付着し、 （ｉ）フォトレジスト層を具備する金属層を被覆し、コ
ンタクトバンプ用のホールを形成するための第５のフォ
トエッチング段階においてそれにパターンを形成し、 （ｊ）フォトレジスト層内のホール内にコンタクトバン
プを成長し、 （ｋ）フォトレジスト層および金属層の部分を除去する
段階を有することを特徴とするトランジスタの製造方法
。 - （７）ドーパントが、イオン注入およびそれに続くドラ
イブイン段階によって導入される請求項６記載の方法。 - （８）ドーパントが、拡散によって導入される請求項６
記載の方法。 - （９）絶縁層が２酸化シリコンで形成される請求項６乃
至８のいずれか１項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89108693.6 | 1989-05-13 | ||
| EP89108693A EP0397898B1 (de) | 1989-05-13 | 1989-05-13 | Bipolarer Bump-Transistor und Verfahren zur Herstellung |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033335A true JPH033335A (ja) | 1991-01-09 |
Family
ID=8201363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2124003A Pending JPH033335A (ja) | 1989-05-13 | 1990-05-14 | バイポーラバンプトランジスタおよびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| EP (1) | EP0397898B1 (ja) |
| JP (1) | JPH033335A (ja) |
| KR (1) | KR0169471B1 (ja) |
| DE (1) | DE58908114D1 (ja) |
| HK (1) | HK93497A (ja) |
| MY (1) | MY110261A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436497A (en) * | 1992-09-18 | 1995-07-25 | Sharp Kabushiki Kaisha | Semiconductor device having a plurality of vertical type transistors having non-intersecting interconnections |
| US5444300A (en) * | 1991-08-09 | 1995-08-22 | Sharp Kabushiki Kaisha | Semiconductor apparatus with heat sink |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004025773B4 (de) * | 2004-05-26 | 2008-08-21 | Siemens Ag | Elektronisches Bauelement mit thermisch voneinander isolierten Bereichen |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3475665A (en) * | 1966-08-03 | 1969-10-28 | Trw Inc | Electrode lead for semiconductor active devices |
| US3997910A (en) * | 1975-02-26 | 1976-12-14 | Rca Corporation | Semiconductor device with solder conductive paths |
| US4187599A (en) * | 1975-04-14 | 1980-02-12 | Motorola, Inc. | Semiconductor device having a tin metallization system and package containing same |
| US4182781A (en) * | 1977-09-21 | 1980-01-08 | Texas Instruments Incorporated | Low cost method for forming elevated metal bumps on integrated circuit bodies employing an aluminum/palladium metallization base for electroless plating |
| NL8600021A (nl) * | 1986-01-08 | 1987-08-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een halfgeleiderlichaam een metallisatie met een dikke aansluitelektrode wordt aangebracht. |
-
1989
- 1989-05-13 EP EP89108693A patent/EP0397898B1/de not_active Expired - Lifetime
- 1989-05-13 DE DE58908114T patent/DE58908114D1/de not_active Expired - Fee Related
-
1990
- 1990-03-20 MY MYPI90000429A patent/MY110261A/en unknown
- 1990-05-12 KR KR1019900006773A patent/KR0169471B1/ko not_active IP Right Cessation
- 1990-05-14 JP JP2124003A patent/JPH033335A/ja active Pending
-
1997
- 1997-06-26 HK HK93497A patent/HK93497A/xx not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5444300A (en) * | 1991-08-09 | 1995-08-22 | Sharp Kabushiki Kaisha | Semiconductor apparatus with heat sink |
| US5436497A (en) * | 1992-09-18 | 1995-07-25 | Sharp Kabushiki Kaisha | Semiconductor device having a plurality of vertical type transistors having non-intersecting interconnections |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900019257A (ko) | 1990-12-24 |
| KR0169471B1 (ko) | 1999-01-15 |
| HK93497A (en) | 1997-08-01 |
| MY110261A (en) | 1998-03-31 |
| EP0397898B1 (de) | 1994-07-27 |
| EP0397898A1 (de) | 1990-11-22 |
| DE58908114D1 (de) | 1994-09-01 |
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