JPS5950104B2 - ハンドウタイソウチ - Google Patents
ハンドウタイソウチInfo
- Publication number
- JPS5950104B2 JPS5950104B2 JP13672575A JP13672575A JPS5950104B2 JP S5950104 B2 JPS5950104 B2 JP S5950104B2 JP 13672575 A JP13672575 A JP 13672575A JP 13672575 A JP13672575 A JP 13672575A JP S5950104 B2 JPS5950104 B2 JP S5950104B2
- Authority
- JP
- Japan
- Prior art keywords
- type region
- conductivity type
- contact
- insulating film
- opposite conductivity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は高集積度の半導体集積回路およびその製法に
関する。
関する。
半導体集積回路の高速化・大集積化のために半導体素子
自体の縮少と同時に素子間および素子と配線との結合部
の面積縮少が必要とされている。
自体の縮少と同時に素子間および素子と配線との結合部
の面積縮少が必要とされている。
従来の結合部は一導電型半導体領域内に形成した逆導電
型領域の表面に選択的に開孔を設け、この開孔を通して
半導体基体表面に被着する絶縁被膜上に金属、配線を設
ける。こ・で開孔は逆導電型領域と一導電型領域との境
界のＰＮ接合が基体表面に到るＰＮ接合端部より製造工
程上の余裕度を含めて内側に設計される。しかし乍らこ
の余裕度は集積回路の集積度を著じるしく低下する。こ
れを解決する従来唯一の方法は、半導体層を導電配線と
して用い、導電配線形成後に不純物導入を行つて逆導電
型領域を形成する方法である。然し乍らｊこの方法も半
導体集積回路では電流供給能力の優れた金属配線と逆導
電型領域との直接結合を許さないため、高速化・大集積
化のための半導体集積回路構造として不充分である。従
つてこの発明の目的は、高速・大集積の半導体集積回路
を提供することにある。
型領域の表面に選択的に開孔を設け、この開孔を通して
半導体基体表面に被着する絶縁被膜上に金属、配線を設
ける。こ・で開孔は逆導電型領域と一導電型領域との境
界のＰＮ接合が基体表面に到るＰＮ接合端部より製造工
程上の余裕度を含めて内側に設計される。しかし乍らこ
の余裕度は集積回路の集積度を著じるしく低下する。こ
れを解決する従来唯一の方法は、半導体層を導電配線と
して用い、導電配線形成後に不純物導入を行つて逆導電
型領域を形成する方法である。然し乍らｊこの方法も半
導体集積回路では電流供給能力の優れた金属配線と逆導
電型領域との直接結合を許さないため、高速化・大集積
化のための半導体集積回路構造として不充分である。従
つてこの発明の目的は、高速・大集積の半導体集積回路
を提供することにある。
この発明の他の目的は、集積度の高い半導体集積回路の
製造方法を提供することにある。
製造方法を提供することにある。
この発明によれば、一導電型半導体基体の一表面に選択
的に逆導電型領域を形成し、該領域表面″の開孔を通し
て前記一表面を被覆する絶縁被膜上に前記逆導電型領域
からの電極配線を導出する半導体装置において、前記逆
導電型領域形成後に前記絶縁被膜上に前記逆導電型領域
と基体との間に形成されるＰＮ接合の端部を通過する開
孔を設、け、該開孔形成後に前記半導体基体の全面に逆
導電型不純物を接触し、しかるのち全面に一様に蝕刻を
行つて表面処理を行い、所定の金属配線を形成すること
を特徴とする半導体装置が得られる。
的に逆導電型領域を形成し、該領域表面″の開孔を通し
て前記一表面を被覆する絶縁被膜上に前記逆導電型領域
からの電極配線を導出する半導体装置において、前記逆
導電型領域形成後に前記絶縁被膜上に前記逆導電型領域
と基体との間に形成されるＰＮ接合の端部を通過する開
孔を設、け、該開孔形成後に前記半導体基体の全面に逆
導電型不純物を接触し、しかるのち全面に一様に蝕刻を
行つて表面処理を行い、所定の金属配線を形成すること
を特徴とする半導体装置が得られる。
こ・で金属配線とはアルミニウム、モリブデン、１シリ
コン−アルミニウムの二重層もしくは合金層、チタン−
白金又はパラジウムの二重層等の主成分を金属とする導
電配線である。この発明の半導体装置は選択蝕刻法によ
る開孔形成後に不純物導入が行なわれる。
コン−アルミニウムの二重層もしくは合金層、チタン−
白金又はパラジウムの二重層等の主成分を金属とする導
電配線である。この発明の半導体装置は選択蝕刻法によ
る開孔形成後に不純物導入が行なわれる。
この不純物導・入によればＰＮ接合における漏洩電流の
問題はなくなる。すなわち埋設絶縁膜の半導体基体と接
している端部な結晶がみだれた一種の欠陥状態となつて
いる。このような埋設絶縁膜端部は開孔形成時にエツチ
ングが早くすすみ、したがつて開孔前に設けられた逆導
電型領域と基体との間のＰＮ接合が露出もしくは表面近
傍に位置してしまう。しかるに本発明ではこの部分の基
体に第２の逆導電型領域とを設けるので基体とのＰＮ接
合は十分深くなりこれにより金属配線形成後にこの金属
配線が基体へ多少侵入してもそれによつてＰＮ接合部分
が合金化されることはなく、したがつてＰＮ接合の漏洩
が増加することはない。従つてこの発明の半導体装置は
開孔形成部で貼有面積の増大を生じることなく高集積・
高速動作の半導体集積回路を提供する。次にこの発明の
実施例につき図を用いて説明する。
問題はなくなる。すなわち埋設絶縁膜の半導体基体と接
している端部な結晶がみだれた一種の欠陥状態となつて
いる。このような埋設絶縁膜端部は開孔形成時にエツチ
ングが早くすすみ、したがつて開孔前に設けられた逆導
電型領域と基体との間のＰＮ接合が露出もしくは表面近
傍に位置してしまう。しかるに本発明ではこの部分の基
体に第２の逆導電型領域とを設けるので基体とのＰＮ接
合は十分深くなりこれにより金属配線形成後にこの金属
配線が基体へ多少侵入してもそれによつてＰＮ接合部分
が合金化されることはなく、したがつてＰＮ接合の漏洩
が増加することはない。従つてこの発明の半導体装置は
開孔形成部で貼有面積の増大を生じることなく高集積・
高速動作の半導体集積回路を提供する。次にこの発明の
実施例につき図を用いて説明する。
第１図〜第４図はこの発明の最も好ましい実施例の各製
造工程における断面図である。
造工程における断面図である。
この実施例は比抵抗１Ω−Ｃｍ（７）Ｐ型シリコン単結
晶基体１０１の表面に選択的にシリコン窒化膜１０２を
形成し、このシリコン窒化膜１０２を選択酸化用マスク
として、熱酸化して不活性領域となる基体１０１の表面
に約１．０μのシリコン酸化膜１０３を形成する（第１
図）。次にシリコン窒化膜１０２に覆われた部分から燐
を導入して接合深さ０．３μのＮ型領域１０４を形成す
る。このＮ型領域１０４はシリコン酸化膜１０３をマス
クとして用いて選択的に導入される。その後に熱処理を
行つて導入された不純物を基体の内部に拡散するいわゆ
る押込み拡散を行う。この熱処理時に基体の表面が酸化
されて表面に２０００人のシリコン酸化膜１０５を有す
る（第２図）。次にコンタクトエツチング工程でフオト
レジスト膜１０６をマスクとしてＮ型領域１０４の上面
のシリコン酸化膜１０５を除去する。この時のコンタク
トエツチング工程でのフオトレジスト膜１０６に写真蝕
刻する開孔１０７は、少くとも一部が不活性領域を覆う
シリコン酸化膜１０３の上面にあり、従つてＮ型領域１
０４の上面の端部１０８，１０９は開孔形成により露呈
する（第３図）。開孔形成によりＮ型領域１０４の上面
を露出した半導体基体は、フオトレジスト１０６を除去
し、さらに洗浄工程を通して６５０℃〜８５０℃の比較
的低温でのリン拡散処理もしくはリンのイオン注入処理
を行う。
晶基体１０１の表面に選択的にシリコン窒化膜１０２を
形成し、このシリコン窒化膜１０２を選択酸化用マスク
として、熱酸化して不活性領域となる基体１０１の表面
に約１．０μのシリコン酸化膜１０３を形成する（第１
図）。次にシリコン窒化膜１０２に覆われた部分から燐
を導入して接合深さ０．３μのＮ型領域１０４を形成す
る。このＮ型領域１０４はシリコン酸化膜１０３をマス
クとして用いて選択的に導入される。その後に熱処理を
行つて導入された不純物を基体の内部に拡散するいわゆ
る押込み拡散を行う。この熱処理時に基体の表面が酸化
されて表面に２０００人のシリコン酸化膜１０５を有す
る（第２図）。次にコンタクトエツチング工程でフオト
レジスト膜１０６をマスクとしてＮ型領域１０４の上面
のシリコン酸化膜１０５を除去する。この時のコンタク
トエツチング工程でのフオトレジスト膜１０６に写真蝕
刻する開孔１０７は、少くとも一部が不活性領域を覆う
シリコン酸化膜１０３の上面にあり、従つてＮ型領域１
０４の上面の端部１０８，１０９は開孔形成により露呈
する（第３図）。開孔形成によりＮ型領域１０４の上面
を露出した半導体基体は、フオトレジスト１０６を除去
し、さらに洗浄工程を通して６５０℃〜８５０℃の比較
的低温でのリン拡散処理もしくはリンのイオン注入処理
を行う。
この実施例では一条件として８００′℃で４０分の燐拡
散処理を行う。
散処理を行う。
このＮ型不純物である燐の開孔形成後の基体への接触は
、開孔１０７が露呈するＮ型領域１０４の端部の欠陥を
保護するＮ型領域１１０，１１１を形成する（第４図）
。又、この接触の後の半導体基体は弱弗酸液に短時間侵
潰して表面処理に行い、開孔形成時のＮ型領域１０４の
表面を露呈し、シリコンーアルミニウムニ重層を表面に
蒸着する。この二重層は周知の写真蝕刻技術を用いて、
Ｎ型領域１０４から厚いシリコン酸化膜１０３の上面に
延出する金属配線１１２に加工され、４００〜５００℃
で合金処理されてＮ型領域１０４との接触性を良好にす
る。第５図Ａ−Ｃは第１図〜第４図に示した実施例にお
けるＮ型領域と開孔との関係を示す平面図である。第５
図Ａは従来の開孔形状で、Ｎ型領域５０１の表面の内側
に所要の余裕度を見込んで開孔５０２を設けたものであ
る。第５図Ｂはこの発明によりＮ型領域５０３に対して
縦方向で開孔５０４の端部が外側に設計された素子パタ
ーンを示す。第５図Ｃは第５図Ｂを更に横方向にも適用
し、Ｎ型領域５０５の表面の完全に外側で開孔５０６を
設けたものである。Ｎ型領域５０１，５０３，５０４は
全て第１図に示した如く、活性領域にシリコン窒化膜を
選択酸化マスクとして用いた製造工程で得られる。
、開孔１０７が露呈するＮ型領域１０４の端部の欠陥を
保護するＮ型領域１１０，１１１を形成する（第４図）
。又、この接触の後の半導体基体は弱弗酸液に短時間侵
潰して表面処理に行い、開孔形成時のＮ型領域１０４の
表面を露呈し、シリコンーアルミニウムニ重層を表面に
蒸着する。この二重層は周知の写真蝕刻技術を用いて、
Ｎ型領域１０４から厚いシリコン酸化膜１０３の上面に
延出する金属配線１１２に加工され、４００〜５００℃
で合金処理されてＮ型領域１０４との接触性を良好にす
る。第５図Ａ−Ｃは第１図〜第４図に示した実施例にお
けるＮ型領域と開孔との関係を示す平面図である。第５
図Ａは従来の開孔形状で、Ｎ型領域５０１の表面の内側
に所要の余裕度を見込んで開孔５０２を設けたものであ
る。第５図Ｂはこの発明によりＮ型領域５０３に対して
縦方向で開孔５０４の端部が外側に設計された素子パタ
ーンを示す。第５図Ｃは第５図Ｂを更に横方向にも適用
し、Ｎ型領域５０５の表面の完全に外側で開孔５０６を
設けたものである。Ｎ型領域５０１，５０３，５０４は
全て第１図に示した如く、活性領域にシリコン窒化膜を
選択酸化マスクとして用いた製造工程で得られる。
この選択酸化法は通常フラツトＭＯＳ技術（ＦＬａｔ−
ＭＯＳ）、ロコス技術（ＬＯＣＯＳ）、アイソプレーナ
技術（ＩＳＯＰＬＡＮＡＲ）と呼ばれ、この発明の効果
の最も顕著な製造技術である。又、第５図Ａ〜Ｃは全て
金属配線とＮ型領域とが同一の接触面積を有し、この間
ｐ接触抵抗は同一である。半導体集積回路においては活
性領域の占有面積が集積度を支配するため、第５図Ａの
従来素子に対して第５図Ｃの実施例の素子では集積度が
４倍に向上する。第６図はこの発明の作用効果を示す特
性図である。
ＭＯＳ）、ロコス技術（ＬＯＣＯＳ）、アイソプレーナ
技術（ＩＳＯＰＬＡＮＡＲ）と呼ばれ、この発明の効果
の最も顕著な製造技術である。又、第５図Ａ〜Ｃは全て
金属配線とＮ型領域とが同一の接触面積を有し、この間
ｐ接触抵抗は同一である。半導体集積回路においては活
性領域の占有面積が集積度を支配するため、第５図Ａの
従来素子に対して第５図Ｃの実施例の素子では集積度が
４倍に向上する。第６図はこの発明の作用効果を示す特
性図である。
第５図Ａ−Ｃに示したこの発明のＰＮ接合ダイオードは
金属配線から基体に流れる逆方向電流ｈと逆方向電圧Ｖ
Ｂとの関係で示す逆方向耐圧がそれぞれ特性曲線６０１
，６０２，６０３で観察される。即ち開孔部からＮ型領
域の完全外側に設けられる素子は最も高耐性の特性曲線
６０３を与える。これに対し従来法で第５図Ａ−Ｃの素
子を形成すると、同一の材料を用いても特性曲線６０１
，６０４，６０５を示し、開孔部がＮ型領域の外部に到
るものでは完全に短絡特性を示す。
金属配線から基体に流れる逆方向電流ｈと逆方向電圧Ｖ
Ｂとの関係で示す逆方向耐圧がそれぞれ特性曲線６０１
，６０２，６０３で観察される。即ち開孔部からＮ型領
域の完全外側に設けられる素子は最も高耐性の特性曲線
６０３を与える。これに対し従来法で第５図Ａ−Ｃの素
子を形成すると、同一の材料を用いても特性曲線６０１
，６０４，６０５を示し、開孔部がＮ型領域の外部に到
るものでは完全に短絡特性を示す。
このようにこの発明によれればきわめて好ましい特性の
Ｎ型領域と金属配線との結合が得られる。
Ｎ型領域と金属配線との結合が得られる。
開孔形成後の不純物接触は、イオン注入法を用いても同
様な結果となる。金属配線としてはシリコン−アルミニ
ウムの二重層が最も好ましい特性を示す。この二重層の
Ｎ型領域に接触するシリコンは無定形で１０〜５００Ａ
゜、多結晶で１０〜１００Ａ゜が良好な接触と上層なア
ルミニウムの合金侵入を防ぐ障壁作用とを与える。アル
ミニウムは０．５〜２μ程度までの膜厚である。このほ
か用いられる金属配線としてはシリコンを０．０１％〜
１％程度含有するアルミニウム合金、パラジウム又は白
金と金又はアルミニウムの二重層がある。又、実施例に
はＰ型基体にＮ型領域を形成したＰＮ接合ダイオードを
示したが、導電型の変更、ＭＯＳ型トランジスタもしく
はバイポーラ素子のような他の半導体装置にも適用可能
である。開孔形成後の不純物接触は拡散およびイオン注
入のほかりンガラス層もしくはボロンガラス層からの不
純物接触法を用いてもよい。
様な結果となる。金属配線としてはシリコン−アルミニ
ウムの二重層が最も好ましい特性を示す。この二重層の
Ｎ型領域に接触するシリコンは無定形で１０〜５００Ａ
゜、多結晶で１０〜１００Ａ゜が良好な接触と上層なア
ルミニウムの合金侵入を防ぐ障壁作用とを与える。アル
ミニウムは０．５〜２μ程度までの膜厚である。このほ
か用いられる金属配線としてはシリコンを０．０１％〜
１％程度含有するアルミニウム合金、パラジウム又は白
金と金又はアルミニウムの二重層がある。又、実施例に
はＰ型基体にＮ型領域を形成したＰＮ接合ダイオードを
示したが、導電型の変更、ＭＯＳ型トランジスタもしく
はバイポーラ素子のような他の半導体装置にも適用可能
である。開孔形成後の不純物接触は拡散およびイオン注
入のほかりンガラス層もしくはボロンガラス層からの不
純物接触法を用いてもよい。
第１図〜第４図はこの発明の一実施例の各製造工程にお
ける断面図、第５図Ａ−Ｃはこの発明の作用効果を説明
するための半導体素子の平面図、第６図はこの発明の作
用効果を示す逆方向特性図である。
ける断面図、第５図Ａ−Ｃはこの発明の作用効果を説明
するための半導体素子の平面図、第６図はこの発明の作
用効果を示す逆方向特性図である。
Claims (1)
- １ 一導電型の半導体基体の一主表面に該半導体基体に
埋設された絶縁膜が設けられ、該絶縁膜が設けられてい
ない部分の前記一主表面に該絶縁膜に接して選択形成さ
れた第１の逆導電型領域が設けられ、かつ該絶縁膜と該
第１の逆導電型領域とが接する部分を覆つて前記半導体
基体に第２の逆導電型領域が設けられ、該第１と第２の
逆導電型領域からなる不純物領域に接続する配線層が該
不純物領域と前記絶縁膜との接する部分の表面に被着し
た状態で該絶縁膜の上に延在していることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13672575A JPS5950104B2 (ja) | 1975-11-13 | 1975-11-13 | ハンドウタイソウチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13672575A JPS5950104B2 (ja) | 1975-11-13 | 1975-11-13 | ハンドウタイソウチ |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19858482A Division JPS5886725A (ja) | 1982-11-12 | 1982-11-12 | 改良されたコンタクト孔を有する半導体装置 |
| JP12591983A Division JPS5951130B2 (ja) | 1983-07-11 | 1983-07-11 | 漏洩電流の少ない半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5260571A JPS5260571A (en) | 1977-05-19 |
| JPS5950104B2 true JPS5950104B2 (ja) | 1984-12-06 |
Family
ID=15182025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13672575A Expired JPS5950104B2 (ja) | 1975-11-13 | 1975-11-13 | ハンドウタイソウチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5950104B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648815U (ja) * | 1987-07-06 | 1989-01-18 | ||
| JPH0390112U (ja) * | 1989-12-29 | 1991-09-13 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54147779A (en) * | 1978-05-12 | 1979-11-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor device and method of fabricating same |
| JPS5785226A (en) * | 1980-11-18 | 1982-05-27 | Seiko Epson Corp | Manufacture of semiconductor device |
| JPS5974668A (ja) * | 1982-09-20 | 1984-04-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 集積回路接点構造体 |
| JPS6187375A (ja) * | 1985-10-18 | 1986-05-02 | Nec Corp | 半導体装置の製造方法 |
| JPH03101264A (ja) * | 1990-05-07 | 1991-04-26 | Nec Corp | 相補型電界効果トランジスタの製造方法 |
-
1975
- 1975-11-13 JP JP13672575A patent/JPS5950104B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648815U (ja) * | 1987-07-06 | 1989-01-18 | ||
| JPH0390112U (ja) * | 1989-12-29 | 1991-09-13 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5260571A (en) | 1977-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4265685A (en) | Utilizing simultaneous masking and diffusion of peripheral substrate areas | |
| JPS6153867B2 (ja) | ||
| JPS5950104B2 (ja) | ハンドウタイソウチ | |
| JP2762473B2 (ja) | 半導体装置の製造方法 | |
| JPS5856977B2 (ja) | 半導体装置の製造方法 | |
| JPS5951130B2 (ja) | 漏洩電流の少ない半導体装置の製造方法 | |
| JPS58222574A (ja) | 半導体装置およびその製造方法 | |
| JP2587103B2 (ja) | 半導体装置の製造方法 | |
| JPS5886725A (ja) | 改良されたコンタクト孔を有する半導体装置 | |
| JP3372109B2 (ja) | 半導体装置 | |
| JPS581542B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6230364A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPH03145729A (ja) | 半導体装置の製造方法 | |
| JPH0680733B2 (ja) | 半導体装置の配線接続部 | |
| JPH061785B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPS6148778B2 (ja) | ||
| JPS5980971A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPS6145392B2 (ja) | ||
| JPS60219771A (ja) | Ｍｏｓ形半導体装置の製造方法 | |
| JPS63114261A (ja) | トランジスタ用の自己整合型ベース分路 | |
| JPS6057645A (ja) | 半導体装置の製造法 | |
| JPS59104125A (ja) | 半導体装置の製造方法 | |
| JPS6175542A (ja) | 半導体装置 | |
| JP2001135639A (ja) | 半導体装置およびその製造方法 | |
| JPS61108162A (ja) | 半導体装置およびその製造方法 |