JPH0332095Y2 - - Google Patents
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Description
【考案の詳細な説明】
本考案は静電誘導型電界効果トランジスタ（以
下、SITと略称する）のバイアス回路に関し、特
に前記SITを増幅素子として用いて構成したＢ級
増幅回路のためのバイアス回路に関するものであ
る。[Detailed description of the invention] The present invention relates to a bias circuit for a static induction field effect transistor (hereinafter abbreviated as SIT), and particularly to a bias circuit for a class B amplifier circuit configured using the SIT as an amplification element. It is related to.
SITは、縦型ジヤンクシヨン電界効果トランジ
スタの一種であり、ノーマリオン型のトランジス
タである。このSITの特性を第１図に示す。第１
図において、IDはドレイン電流、VDSはドレイ
ン・ソース間電圧、VGSはゲート・ソース間電圧
である。第１図に示すとおり、SITはゲート電圧
VGSが零のとき、電流IDは最大に流れる、ノーマ
リオン型のトランジスタである。そして、SIT
は、マイナスの電位をゲートに加えなければ、ド
レイン電流を制御することはできない。これに対
して、バイポーラ型トランジスタは、ノーマリオ
フ型のトランジスタであり、ベースに電流を流せ
ばコレクタ電流が流れる。従つて、バイポーラ型
トランジスタとは異つたゲートバイアス回路が必
要となる。 SIT is a type of vertical junction field effect transistor and is a normally-on transistor. Figure 1 shows the characteristics of this SIT. 1st
In the figure, I D is the drain current, V DS is the drain-source voltage, and V GS is the gate-source voltage. As shown in Figure 1, SIT is the gate voltage
When V GS is zero, the current I D flows at its maximum, making it a normally-on transistor. And S.I.T.
cannot control the drain current unless a negative potential is applied to the gate. On the other hand, a bipolar transistor is a normally-off transistor, and when a current flows through the base, a collector current flows. Therefore, a gate bias circuit different from that for bipolar transistors is required.
第２図にSIT１０1及び１０2を増幅素子として
用いたＢ級増幅回路を示す。このＢ級増幅回路
は、一般的なシングル・エンデツド・プツシユ・
プル（SEPP）増幅回路である。２０1及び２０2
がSIT１０1及び１０2のゲートバイアス回路であ
る。また、Q1はトランジスタ、RGは抵抗、C1は
コンデンサ、V1は可変抵抗である。 FIG. 2 shows a class B amplifier circuit using SITs 10 1 and 10 2 as amplifier elements. This class B amplifier circuit is a general single-ended pushbutton.
This is a pull (SEPP) amplifier circuit. 20 1 and 20 2
is the gate bias circuit of SIT101 and SIT102 . Also, Q 1 is a transistor, R G is a resistor, C 1 is a capacitor, and V 1 is a variable resistor.
この第２図のＢ級増幅回路の動作を、第３図を
も参照して説明する。まず、Ｂ級増幅回路の電源
スイツチ（図示せず）が投入されると、電圧−Ｇ
及び電圧Ｅが発生し、即時にSIT１０1及び１０2
のゲート・ソース間に電圧−Ｇが加わる（第３図
参照）。電源が投入されて所定時間T1（約１秒）
後に、リレー接点r1及びr2が閉じ（第３図参
照）、SIT１０1及び１０2のドレイン・ソース間
に電圧Ｅが加わる。次に、第３図Ｃの如き増幅す
べき信号Sigが半波ごとにSIT１０1及び１０2のゲ
ート・ソース間に加わり、負荷RLに増幅されて
与えられる。以上のシーケンスにより、このＢ級
増幅回路の電源投入時の動作は終了する。このよ
うに、第１にゲート電圧−Ｇを加え、その後にド
レイン電圧Ｅ、信号SigをSIT１０1及び１０2に加
えることにより、この増幅回路の動作を安全に開
始できる。 The operation of the class B amplifier circuit shown in FIG. 2 will be explained with reference to FIG. 3 as well. First, when the power switch (not shown) of the class B amplifier circuit is turned on, the voltage -G
and voltage E are generated, and immediately SIT10 1 and 10 2
A voltage -G is applied between the gate and source of (see Figure 3). The specified time T 1 (approximately 1 second) after the power is turned on
Afterwards, relay contacts r 1 and r 2 are closed (see FIG. 3), and a voltage E is applied between the drain and source of SITs 10 1 and 10 2 . Next, the signal Sig to be amplified as shown in FIG. 3C is applied between the gates and sources of the SITs 10 1 and 10 2 every half wave, and is amplified and applied to the load R L . The above sequence completes the operation of this class B amplifier circuit when the power is turned on. In this manner, by first applying the gate voltage -G, and then applying the drain voltage E and the signal Sig to the SITs 10 1 and 10 2 , the operation of this amplifier circuit can be safely started.
しかしながらゲートバイアス回路２０1や２０2
は以下のような欠点がある。即ち、第２図の回路
はＢ級動作であるため、ゲートバイアス回路２０
１や２０2では、SIT１０1や１０2に第４図に示す
とおりアイドリング電流IIを流す必要がある。そ
のために、所定のドレイン電流を流すようなゲー
トバイアス電位にゲートバイアス回路２０1や２
０2の可変抵抗V1を調整する必要があり、調整す
る。しかし、この状態で、リレー接点r1，r2が閉
じるが、接点r1，r2は厳密には同時に閉じること
はない。今、リレー接点r1の方が早く閉じると、
負荷RLにはアースGNDから見てプラスの電位が
加わり、また電流も流れる。このとき、RLが誘
導負荷Ｌ等であれば、さらに大きな電圧、電流が
生じることになり、負荷RLやSITに悪影響を及ぼ
すことになる。 However, gate bias circuits 20 1 and 20 2
has the following drawbacks. That is, since the circuit shown in FIG. 2 operates in class B operation, the gate bias circuit 20
1 or 20 2 , it is necessary to flow an idling current II to the SIT 10 1 or 10 2 as shown in FIG. For this purpose, the gate bias circuits 20 1 and 2 are set to a gate bias potential that causes a predetermined drain current to flow.
It is necessary to adjust the variable resistor V 1 of 0 2 , and adjust it. However, in this state, relay contacts r 1 and r 2 close, but strictly speaking, contacts r 1 and r 2 do not close at the same time. Now, if relay contact r 1 closes earlier,
A positive potential is applied to the load R L when viewed from the earth GND, and a current also flows. At this time, if R L is an inductive load L or the like, even larger voltage and current will be generated, which will adversely affect the load R L and SIT.
本考案の目的は、静電誘導型電界効果トランジ
スタを増幅素子として用いたＢ級増幅回路に電源
スイツチを投入して電源電圧が前記Ｂ級増幅回路
の各部に加わるときに、負荷に過大な電流、電圧
が加わることを防止できる静電誘導型電界効果ト
ランジスタのバイアス回路を提供することにあ
る。 The purpose of the present invention is to generate an excessive current in the load when the power switch is turned on and the power supply voltage is applied to each part of the class B amplifier circuit using electrostatic induction field effect transistors as amplifier elements. Another object of the present invention is to provide a bias circuit for an electrostatic induction field effect transistor that can prevent voltage from being applied.
本考案によれば、静電誘導型電界効果トランジ
スタのバイアス回路において、前記電界効果トラ
ンジスタのゲート端子及びソース端子に接続され
る一対の出力端子と、電源直流電圧が印加され一
対の入力端子とを有するシリーズ・レギユレータ
型定電圧回路を有し、該定電圧回路は、前記一対
の入力端子の一方及び前記一対の出力端子の一方
間にコレクタ及びエミツタを接続された第１のト
ランジスタと、前記一対の入力端子の他方及び前
記一対の出力端子の他方間を接続する接続線と前
記第１のトランジスタのベースとの間にエミツタ
及びコレクタを接続された第２のトランジスタ
と、前記第１のトランジスタのエミツタと前記第
２のトランジスタのベースとの間に接続された抵
抗と、前記第２のトランジスタのベース及びエミ
ツタ間に接続されたコンデンサと、前記第１のト
ランジスタのコレクタ及びベース間に接続され、
規定バイアス電圧を決定する素子とを含んでお
り、前記定電圧回路は、前記一対の入力端子に前
記電源直流電圧が入力されると、前記一対の出力
端子間に前記規定バイアス電圧の絶対値より絶対
値が大きい電圧が加わり、その後、前記一対の出
力端子間の電圧の絶対値が前記抵抗と前記コンデ
ンサとの時定数により減少して所定時間後に前記
規定バイアス値の絶対値にもどるように構成さ
れ、前記一対の出力端子間に前記規定バイアス電
圧の絶対値よりも絶対値が大きい電圧が加わつて
いる間に、前記静電誘導型電界効果トランジスタ
のドレイン端子及びソース端子間への別の電源直
流電圧の印加が開始されることを特徴とする静電
誘導型電界効果トランジスタのバイアス回路が得
られる。 According to the present invention, in a bias circuit for an electrostatic induction field effect transistor, a pair of output terminals connected to a gate terminal and a source terminal of the field effect transistor, and a pair of input terminals to which a power supply DC voltage is applied are connected. a series regulator type constant voltage circuit having a first transistor having a collector and an emitter connected between one of the pair of input terminals and one of the pair of output terminals; a second transistor whose emitter and collector are connected between the base of the first transistor and a connection line connecting the other input terminal of the transistor and the other of the pair of output terminals; a resistor connected between the emitter and the base of the second transistor; a capacitor connected between the base and emitter of the second transistor; and a capacitor connected between the collector and base of the first transistor;
and an element that determines a specified bias voltage, and when the power supply DC voltage is input to the pair of input terminals, the constant voltage circuit has a voltage between the pair of output terminals that is smaller than the absolute value of the specified bias voltage. A voltage having a large absolute value is applied, and then the absolute value of the voltage between the pair of output terminals decreases due to a time constant between the resistor and the capacitor, and returns to the absolute value of the specified bias value after a predetermined time. and while a voltage whose absolute value is larger than the absolute value of the specified bias voltage is applied between the pair of output terminals, another power supply is applied between the drain terminal and the source terminal of the electrostatic induction field effect transistor. A bias circuit for an electrostatic induction field effect transistor characterized in that application of a DC voltage is started is obtained.
次に本考案の実施例について図面を参照して説
明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第５図を参照すると、本考案の一実施例による
ゲートバイアス回路２０は、電源電圧−Ｇが入力
される一対の入力端子IN1，IN2と、第２図の
SIT１０1又は１０2のゲートＧおよびソースＳに
接続される一対の出力端子OUT1，OUT2とを有
する。このゲートバイアス回路２０は、シリー
ズ・レギユレータ型定電圧回路を基本回路として
有している。該定電圧回路は、入力端子IN1及び
出力端子OUT1間にコレクタ及びエミツタを接続
された第１のトランジスタQ1と、入力端子IN2及
び出力端子OUT2間を接続する接続線と第１のト
ランジスタQ1のベースとの間にエミツタ及びコ
レクタを接続された第２のトランジスタQ2とを
含んでいる。更に、前記定電圧回路は、第１のト
ランジスタQ1のエミツタと第２のトランジスタ
Q2のベースとの間に接続された抵抗R1と、第２
のトランジスタQ2のベース及びエミツタ間に接
続されたコンデンサC2と、第１のトランジスタ
Q1のコレクタ及びベース間に接続された規定バ
イアス電圧調整素子V1とを含んでいる。V1は可
変抵抗からなる。また、C1はコンデンサ、RG，
R2は抵抗である。 Referring to FIG. 5, a gate bias circuit 20 according to an embodiment of the present invention has a pair of input terminals IN 1 and IN 2 to which a power supply voltage -G is input, and a gate bias circuit 20 according to an embodiment of the present invention.
It has a pair of output terminals OUT 1 and OUT 2 connected to the gate G and source S of SIT 10 1 or 10 2 . The gate bias circuit 20 has a series regulator type constant voltage circuit as a basic circuit. The constant voltage circuit includes a first transistor Q 1 whose collector and emitter are connected between an input terminal IN 1 and an output terminal OUT 1 , a connection line connecting between an input terminal IN 2 and an output terminal OUT 2 , and a first transistor Q 1 . and a second transistor Q2 whose emitter and collector are connected between the base of the transistor Q1 and the base of the transistor Q1 . Further, the constant voltage circuit includes an emitter of the first transistor Q1 and a second transistor Q1.
A resistor R 1 connected between the base of Q 2 and the second
A capacitor C 2 connected between the base and emitter of the transistor Q 2 and the first transistor
It includes a specified bias voltage adjustment element V 1 connected between the collector and base of Q 1 . V 1 consists of a variable resistor. Also, C 1 is a capacitor, R G ,
R 2 is the resistance.
トランジスタQ1のコレクタに加わつた電圧は
可変抵抗V1を通り、トランジスタQ2のコレクタ
に加わり、トランジスタQ2のエミツタを通り、
入力端子IN2及び出力端子OUT2間のプラス側接
続線に行く。出力のソース及びゲート間には、ト
ランジスタQ1のベースとソースとの間の電圧に
より決定される電圧が生じるのは、周知のとおり
である。この回路で、トランジスタQ2のコレク
タ及びエミツタ間の抵抗値と可変抵抗V1の抵抗
値の比によつて決まる電圧が出力電圧となる。つ
まり、トランジスタQ2のベース及びエミツタ間
の電圧−電流値によりトランジスタQ1のベース
電圧は変化することになる。Ｂ級増幅回路の電源
を投入することによつて、入力端子IN1及びIN2
間に電源電圧−Ｇが入力されると、トランジスタ
Q2のベース電位は、抵抗R1とコンデンサC2との
時定数により、コンデンサC2にチヤージされ、
ついにはトランジスタQ2は導通となり、可変抵
抗V1での調整バイアス電圧（規定バイアス電圧）
にもどる。 The voltage applied to the collector of transistor Q 1 passes through variable resistor V 1 , is applied to the collector of transistor Q 2 , passes through the emitter of transistor Q 2 ,
Go to the positive side connection wire between input terminal IN 2 and output terminal OUT 2 . As is well known, a voltage is generated between the source and gate of the output, which is determined by the voltage between the base and source of transistor Q1 . In this circuit, the output voltage is determined by the ratio of the resistance value between the collector and emitter of the transistor Q2 and the resistance value of the variable resistor V1 . In other words, the base voltage of the transistor Q1 changes depending on the voltage-current value between the base and emitter of the transistor Q2 . By turning on the power of the class B amplifier circuit, the input terminals IN 1 and IN 2
When power supply voltage -G is input between
The base potential of Q 2 is charged to capacitor C 2 by the time constant of resistor R 1 and capacitor C 2 ,
Finally, transistor Q 2 becomes conductive and the adjusted bias voltage (specified bias voltage) with variable resistor V 1
Return to
即ち、本実施例では、第６図に示したゲート
バイアス電圧の特性にする。電源の投入によつて
第５図のゲートバイアス回路の入力端子IN1及び
IN2間に電源電圧−Ｇが入力されてから、所定時
間T1後に、リレー接点r1やr2が閉じる（ONする）
ことは、第３図を参照して既に説明したとおりで
ある。本実施例では、第６図の如く、このリレ
ー接点r1やr2が閉じる時点で、第６図の従来の
ゲートバイアス電圧よりもバイアスの深いところ
が対応するようにする。このことにより、SIT１
０1及び１０2にはカツトオフ時にドレイン電圧が
加わるため、負荷RLに大きな電圧、電流が生じ
ることは防止される。その後、時間が経過するに
従い、第６図の如く本来のゲートバイアス電圧
にもどる。 That is, in this embodiment, the gate bias voltage characteristics shown in FIG. 6 are used. When the power is turned on, the input terminals IN 1 and
Relay contacts r1 and r2 close (turn ON) after a predetermined time T1 after power supply voltage -G is input across IN2 .
This is as already explained with reference to FIG. In this embodiment, as shown in FIG. 6, when the relay contacts r1 and r2 are closed, the bias is deeper than the conventional gate bias voltage shown in FIG. By this, SIT1
Since drain voltage is applied to 0 1 and 10 2 during cut-off, generation of large voltage and current in the load R L is prevented. Thereafter, as time passes, the gate bias voltage returns to the original gate bias voltage as shown in FIG.
このように、リレー接点r1やr2が閉じるとき、
規定バイアス値より深いバイアス値が、SITに加
わることにより、上述したようなアイドリング電
流IIが流れない。そのため、負荷RLには過大な電
圧、電流は生じない。よつて、負荷RLには過大
な電圧が加わらず、さらにはSITにも悪影響を及
ぼすことがない。 In this way, when relay contacts r 1 and r 2 close,
When a bias value deeper than the specified bias value is applied to SIT, the above-mentioned idling current II does not flow. Therefore, no excessive voltage or current is generated in the load R L. Therefore, an excessive voltage is not applied to the load R L , and furthermore, there is no adverse effect on the SIT.
以上説明したように、本考案によれば、静電誘
導型電界効果トランジスタを増幅素子として用い
たＢ級増幅回路に電源スイツチを投入して電源電
圧が前記Ｂ級増幅回路の各部に加わるときに、負
荷に過大な電流、電圧が加わることを防止できる
静電誘導型電界効果トランジスタのバイアス回路
が得られる。 As explained above, according to the present invention, when a power switch is turned on to a class B amplifier circuit using an electrostatic induction field effect transistor as an amplifying element and a power supply voltage is applied to each part of the class B amplifier circuit, A bias circuit for a static induction field effect transistor that can prevent excessive current and voltage from being applied to a load can be obtained.
第１図はSITのＶ−特性を示す図、第２図は
従来のゲートバイアス回路を有するＢ級増幅回路
を示す回路図、第３図は第２図の回路の動作を説
明するための図、第４図は第２図のSIT１０1及
び１０2の動作ラインとアイドリング電流IIを示
す図、第５図は本考案の一実施例によるゲートバ
イアス回路を示す回路図、第６図は第５図の回路
の動作を説明するための図である。
１０1及び１０2……SIT、２０，２０1及び２０
２……ゲートバイアス回路、IN1及びIN2……一対
の入力端子、OUT1及びOUT2……一対の出力端
子、Q1……第１のトランジスタ、Q2……第２の
トランジスタ、R1……抵抗、C2……コンデンサ。
Figure 1 is a diagram showing the V-characteristics of SIT, Figure 2 is a circuit diagram showing a class B amplifier circuit with a conventional gate bias circuit, and Figure 3 is a diagram explaining the operation of the circuit in Figure 2. , FIG. 4 is a diagram showing the operating lines and idling current II of SITs 10 1 and 10 2 in FIG. 2, FIG. 5 is a circuit diagram showing a gate bias circuit according to an embodiment of the present invention, and FIG. FIG. 6 is a diagram for explaining the operation of the circuit shown in FIG. 5; 10 1 and 10 2 ...SIT, 20, 20 1 and 20
2 ... Gate bias circuit, IN 1 and IN 2 ... A pair of input terminals, OUT 1 and OUT 2 ... A pair of output terminals, Q 1 ... First transistor, Q 2 ... Second transistor, R 1 ...Resistor, C 2 ...Capacitor.
Claims (1)
路において、前記電界効果トランジスタのゲート
端子及びソース端子に接続される一対の出力端子
と、電源直流電圧が印加される一対の入力端子と
を有するシリーズ・レギユレータ型定電圧回路を
有し、該定電圧回路は、前記一対の入力端子の一
方及び前記一対の出力端子の一方間にコレクタ及
びエミツタを接続された第１のトランジスタと、
前記一対の入力端子の他方及び前記一対の出力端
子の他方間を接続する接続線と前記第１のトラン
ジスタのベースとの間にエミツタ及びコレクタを
接続された第２のトランジスタと、前記第１のト
ランジスタのエミツタと前記第２のトランジスタ
のベースとの間に接続された抵抗と、前記第２の
トランジスタのベース及びエミツタ間に接続され
たコンデンサと、前記第１のトランジスタのコレ
クタ及びベース間に接続され、規定バイアス電圧
を決定する素子とを含んでおり、前記定電圧回路
は、前記一対の入力端子に前記電源直流電圧が入
力されると、前記一対の出力端子間に前記規定バ
イアス電圧の絶対値より絶対値が大きい電圧が加
わり、その後、前記一対の出力端子間の電圧の絶
対値が前記抵抗と前記コンデンサとの時定数によ
り減少して所定時間後に前記規定バイアス値の絶
対値にもどるように構成され、前記一対の出力端
子間に前記規定バイアス電圧の絶対値よりも絶対
値が大きい電圧が加わつている間に、前記静電誘
導型電界効果トランジスタのドレイン端子及びソ
ース端子間への別の電源直流電圧の印加が開始さ
れることを特徴とする静電誘導型電界効果トラン
ジスタのバイアス回路。 In a bias circuit for a static induction field effect transistor, a series regulator type having a pair of output terminals connected to a gate terminal and a source terminal of the field effect transistor, and a pair of input terminals to which a power supply DC voltage is applied. a first transistor having a collector and an emitter connected between one of the pair of input terminals and one of the pair of output terminals;
a second transistor whose emitter and collector are connected between a connection line connecting the other of the pair of input terminals and the other of the pair of output terminals and the base of the first transistor; a resistor connected between the emitter of the transistor and the base of the second transistor, a capacitor connected between the base and emitter of the second transistor, and a collector and base of the first transistor. and an element that determines a specified bias voltage, and when the power supply DC voltage is input to the pair of input terminals, the constant voltage circuit determines the absolute value of the specified bias voltage between the pair of output terminals. A voltage whose absolute value is larger than the bias value is applied, and then the absolute value of the voltage between the pair of output terminals decreases due to a time constant between the resistor and the capacitor, and returns to the absolute value of the specified bias value after a predetermined time. and while a voltage whose absolute value is larger than the absolute value of the specified bias voltage is applied between the pair of output terminals, the voltage is applied between the drain terminal and the source terminal of the static induction field effect transistor. A bias circuit for an electrostatic induction field effect transistor, characterized in that application of a power supply DC voltage is started.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6675883U JPS59171412U (en) | 1983-05-02 | 1983-05-02 | Bias circuit for static induction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6675883U JPS59171412U (en) | 1983-05-02 | 1983-05-02 | Bias circuit for static induction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59171412U JPS59171412U (en) | 1984-11-16 |
| JPH0332095Y2 true JPH0332095Y2 (en) | 1991-07-08 |
Family
ID=30196959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6675883U Granted JPS59171412U (en) | 1983-05-02 | 1983-05-02 | Bias circuit for static induction field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171412U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009194872A (en) * | 2008-02-18 | 2009-08-27 | Systec:Kk | Push-pull power amplifier circuit using static induction transistor of the same conductive type |
-
1983
- 1983-05-02 JP JP6675883U patent/JPS59171412U/en active Granted
Also Published As
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|---|---|
| JPS59171412U (en) | 1984-11-16 |
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