JPH0246090Y2 - - Google Patents
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は静電誘導型電界効果トランジスタ（以
下、SITと略称する）のゲートバイアス回路に関
し、特に前記SITを増幅素子として用いて構成し
たＢ級増幅回路のためのゲートバイアス回路に関
するものである。[Detailed description of the invention] [Field of industrial application] The present invention relates to a gate bias circuit for a static induction field effect transistor (hereinafter abbreviated as SIT), and in particular to a gate bias circuit for a static induction field effect transistor (hereinafter abbreviated as SIT). This invention relates to a gate bias circuit for a class amplifier circuit.
SITは、縦型ジヤンクシヨン電界効果トランジ
スタの一種であり、ノーマリオン型のトランジス
タである。このSITの特性を第３図に示す。第３
図において、IDはドレイン電流、VDSはドレイ
ン・ソース間電圧、VGSはゲート・ソース間電圧
である。第３図に示すとおり、SITはゲート電圧
VGSが零のとき、電流IDは最大に流れる、ノーマ
リオン型のトランジスタである。そして、SIT
は、マイナスの電位をゲートに加えなければ、ド
レイン電流を制御することはできない。これに対
して、バイポーラ型トランジスタは、ノーマリオ
フ型のトランジスタであり、ベースに電流を流せ
ばコレクタ電流が流れる。従つて、バイポーラ型
トランジスタとは異なつたゲートバイアス回路が
必要となる。
SIT is a type of vertical junction field effect transistor and is a normally-on transistor. Figure 3 shows the characteristics of this SIT. Third
In the figure, I D is the drain current, V DS is the drain-source voltage, and V GS is the gate-source voltage. As shown in Figure 3, SIT is the gate voltage
When V GS is zero, the current I D flows at its maximum, making it a normally-on transistor. And S.I.T.
cannot control the drain current unless a negative potential is applied to the gate. On the other hand, a bipolar transistor is a normally-off transistor, and when current flows through the base, a collector current flows. Therefore, a gate bias circuit different from that for bipolar transistors is required.
第４図にSIT１０1及び１０2を増幅素子として
用いたＢ級増幅回路を示す。このＢ級増幅回路
は、一般的なシングル・エンテツド・プツシユ・
プル（SEPP）増幅回路である。２０1及び２０2
がSIT１０1及び１０2のゲートバイアス回路であ
る。また、Q1はトランジスタ、RGは抵抗、G1は
コンデンサ、V1は規定バイアス電圧を設定する
ための可変抵抗である。 FIG. 4 shows a class B amplifier circuit using SITs 10 1 and 10 2 as amplifier elements. This class B amplifier circuit is a general single-entered pushbutton.
This is a pull (SEPP) amplifier circuit. 20 1 and 20 2
is the gate bias circuit of SIT101 and SIT102 . Further, Q 1 is a transistor, R G is a resistor, G 1 is a capacitor, and V 1 is a variable resistor for setting the specified bias voltage.
この第４図のＢ級増幅回路の動作を、第５図を
も参照して説明する。まず、Ｂ級増幅回路の電源
スイツチ（図示せず）が投入されると、電圧−Ｇ
及び電圧Ｅが発生し、即時にSIT１０1及び１０2
のゲート・ソース間に電圧−Ｇが加わる（第５図
参照）。電源が投入されて所定時間T1（約１秒）
後に、リレー接点r1及びr2が閉じ（第５図参
照）、SIT１０1及び１０2のドレイン・ソース間
に電圧Ｅが加わる。次に、第５図の如き増幅す
べき信号Sigが半波ごとにSIT１０1及び１０2の
ゲート・ソース間に加わり、負荷RLに増幅され
て与えられる。以上のシーケンスにより、このＢ
級増幅回路の電源投入時の動作は終了する。この
ように、第１にゲート電圧−Ｇを加え、その後に
ドレイン電圧Ｅ、信号SigをSIT１０1及び１０2
に加えることにより、この増幅回路の動作を安全
に開始できる。 The operation of the class B amplifier circuit shown in FIG. 4 will be explained with reference to FIG. 5 as well. First, when the power switch (not shown) of the class B amplifier circuit is turned on, the voltage -G
and voltage E are generated, and immediately SIT10 1 and 10 2
A voltage -G is applied between the gate and source of (see FIG. 5). The specified time T 1 (approximately 1 second) after the power is turned on
Afterwards, relay contacts r 1 and r 2 are closed (see FIG. 5), and a voltage E is applied between the drain and source of SITs 10 1 and 10 2 . Next, the signal Sig to be amplified as shown in FIG. 5 is applied between the gates and sources of SITs 10 1 and 10 2 every half wave, and is amplified and given to the load R L. With the above sequence, this B
The operation of the class amplifier circuit when the power is turned on is completed. In this way, first the gate voltage -G is applied, then the drain voltage E and the signal Sig are applied to SIT10 1 and 10 2
By adding this, the operation of this amplifier circuit can be started safely.
しかしながらゲートバイアス回路２０1や２０2
は以下のような欠点がある。即ち、第４図の回路
はＢ級動作であるため、ゲートバイアス回路２０
１や２０2では、SIT１０1や１０2に、第６図に示
すとおりアイドリング電流（II）を流す必要があ
る。そのために、所定のドレイン電流を流すよう
なゲートバイアス電位にゲートバイアス回路２０
１や２０2の可変抵抗V1を調整する必要があり、調
整する。しかし、この状態で、リレー接点r1，r2
が閉じるが、接点r1，r2は厳密には同時に閉じる
ことはない。今、リレー接点r1の方が早く閉じる
と、負荷RLにはアースGNDから見てプラスの電
位が加わり、また電流も流れる。このとき、RL
が誘導負荷（Ｌ）等であれば、さらに大きな電
圧、電流が生じることになり、負荷RLやSITに悪
影響を及ぼすことになる。
However, gate bias circuits 20 1 and 20 2
has the following drawbacks. That is, since the circuit shown in FIG. 4 is a class B operation, the gate bias circuit 20
1 or 20 2 , it is necessary to flow an idling current (I I ) through the SITs 10 1 and 10 2 as shown in FIG. For this purpose, the gate bias circuit 20 is set to a gate bias potential that causes a predetermined drain current to flow.
It is necessary to adjust the variable resistor V 1 of 1 or 20 2 . However, in this state, relay contacts r 1 , r 2
is closed, but strictly speaking, contacts r 1 and r 2 are not closed at the same time. Now, if relay contact r 1 closes earlier, a positive potential is applied to the load R L as seen from the earth GND, and current also flows. At this time, R L
If it is an inductive load (L) or the like, even larger voltage and current will be generated, which will have an adverse effect on the load R L and SIT.
本考案の目的は、静電誘導型電界効果トランジ
スタを増幅素子として用いたＢ級増幅回路に電源
スイツチを投入して電源電圧が前記Ｂ級増幅回路
の各部に加わるときに、負荷に過大な電流、電圧
が加わることを防止できる静電誘導型電界効果ト
ランジスタのゲートバイアス回路を提供すること
にある。 The purpose of the present invention is to generate an excessive current in the load when the power switch is turned on and the power supply voltage is applied to each part of the class B amplifier circuit using electrostatic induction field effect transistors as amplifier elements. Another object of the present invention is to provide a gate bias circuit for an electrostatic induction field effect transistor that can prevent voltage from being applied.
本考案によれば、静電誘導型電界効果トランジ
スタのゲート端子及び別の端子に接続される一対
の出力端子と、電源電圧が入力される一対の入力
端子と、該一対の入力端子及び前記一対の出力端
子間に接続されたシリーズ・レギユレータ型定電
圧回路を有し、該定電圧回路は、前記一対の入力
端子の一方及び前記一対の出力端子の一方間にコ
レクタ及びエミツタを接続されたトランジスタを
有すると共に、前記一対の入力端子の一方と、前
記一対の入力端子の他方及び前記一対の出力端子
の他方間を接続する接続線と、前記トランジスタ
のベースとの間に、接続された規定バイアス電圧
を設定するための規定バイアス設定回路を有して
いる前記静電誘導型電界効果トランジスタのゲー
トバイアス回路において、前記一対の入力端子の
一方と前記トランジスタのベースとの間にコンデ
ンサを接続したことを特徴とする静電誘導型電界
効果トランジスタのバイアス回路が得られる。
According to the present invention, a pair of output terminals connected to a gate terminal and another terminal of a static induction field effect transistor, a pair of input terminals to which a power supply voltage is input, the pair of input terminals and the pair of input terminals. a series regulator type constant voltage circuit connected between the output terminals of the transistor, the constant voltage circuit having a collector and an emitter connected between one of the pair of input terminals and one of the pair of output terminals. and a prescribed bias connected between one of the pair of input terminals, the other of the pair of input terminals, and the other of the pair of output terminals, and the base of the transistor. In the gate bias circuit of the electrostatic induction field effect transistor having a prescribed bias setting circuit for setting a voltage, a capacitor is connected between one of the pair of input terminals and the base of the transistor. A bias circuit for an electrostatic induction field effect transistor is obtained.
即ち、本考案は、前記コンデンサを設けること
によつて、前記一対の入力端子に前記電源電圧が
入力されると、前記一対の出力端子間に前記規定
バイアス電圧より絶対値が大きい電圧が加わり、
その後、前記一対の出力端子間の電圧の絶対値が
減少して所定時間後に前記規定バイアス値にもど
るようにしたものである。 That is, in the present invention, by providing the capacitor, when the power supply voltage is input to the pair of input terminals, a voltage whose absolute value is larger than the specified bias voltage is applied between the pair of output terminals;
Thereafter, the absolute value of the voltage between the pair of output terminals decreases and returns to the specified bias value after a predetermined period of time.
次に本考案の実施例について図面を参照して説
明する。
Next, embodiments of the present invention will be described with reference to the drawings.
第１図を参照すると、本考案の一実施例による
ゲートバイアス回路２０は、電源電圧−Ｇが入力
される一対の入力端子IN1，IN2と、第４図の
SIT１０1又は１０2のゲートＧおよびソースＳに
接続される一対の出力端子OUT1，OUT2とを有
する。このゲートバイアス回路２０は、シリー
ズ・レギユレータ型定電圧回路を基本回路として
有している。該定電圧回路は、入力端子IN1及び
出力端子OUT1間にコレクタ及びエミツタを接続
されたトランジスタQ1を有する。更に、前記定
電圧回路は、入力端子IN1と、入力端子IN2及び
出力端子OUT2間を接続する接続線と、トランジ
スタQ1のベースとの間に、接続された規定バイ
アス電圧を設定するための可変抵抗V1を有する。 Referring to FIG. 1, a gate bias circuit 20 according to an embodiment of the present invention has a pair of input terminals IN 1 and IN 2 to which a power supply voltage -G is input, and a gate bias circuit 20 shown in FIG.
It has a pair of output terminals OUT 1 and OUT 2 connected to the gate G and source S of SIT 10 1 or 10 2 . The gate bias circuit 20 has a series regulator type constant voltage circuit as a basic circuit. The constant voltage circuit has a transistor Q1 having a collector and an emitter connected between an input terminal IN1 and an output terminal OUT1 . Further, the constant voltage circuit sets a specified bias voltage connected between the input terminal IN 1 and the connection line connecting between the input terminal IN 2 and the output terminal OUT 2 , and the base of the transistor Q 1 . has a variable resistance V 1 for.
そして本実施例によるゲートバイアス回路２０
は、入力端子IN1とトランジスタQ1のベースとの
間にコンデンサC2を接続したことを特徴とする。 And gate bias circuit 20 according to this embodiment
is characterized in that a capacitor C 2 is connected between the input terminal IN 1 and the base of the transistor Q 1 .
ここで、−Ｇの電圧がゲートバイアス回路に印
加されると、従来の回路では、可変抵抗V1によ
つて設定された規定バイアス電圧がOUT1に即時
に表われる。本考案では、−Ｇ電圧をコンデンサ
C2に印加するようにし、コンデンサC2を他端を
電圧制御用トランジスタQ1のベースに接続して
おく。 Here, when a voltage of -G is applied to the gate bias circuit, in the conventional circuit, the specified bias voltage set by the variable resistor V1 immediately appears at OUT1 . In this invention, the -G voltage is connected to a capacitor.
C 2 and the other end of the capacitor C 2 is connected to the base of the voltage control transistor Q 1 .
−Ｇ電圧を印加すると、コンデンサC2に充電
される。コンデンサC2と可変抵抗器V1の抵抗値
により微分された電圧がQ1のベースに加わる。
従つて、その時の電圧の絶対値は、−Ｇの絶対値
と同等か、それより高くなる。しかしながら、
C2の印加電圧は、時間と共に可変抵抗V1の設定
電圧にしだいに近づくことになる。トランジスタ
Q1のベース電圧の波形を第２図に示す。 Applying −G voltage charges capacitor C2 . A voltage differentiated by the resistance values of capacitor C 2 and variable resistor V 1 is applied to the base of Q 1 .
Therefore, the absolute value of the voltage at that time is equal to or higher than the absolute value of -G. however,
The voltage applied to C 2 gradually approaches the set voltage of variable resistor V 1 over time. transistor
Figure 2 shows the waveform of the base voltage of Q1 .
他方、コンデンサC1には、−Ｇ電圧が印加され
た時点では、−Ｇ電圧が生じ、しだいにV1による
設定電圧になる。R1はC1の電荷を放電するため
の抵抗である。出力端子OUT1及びOUT2間の電
圧波形を第２図に示す。 On the other hand, when the -G voltage is applied to the capacitor C1 , a -G voltage is generated, and the capacitor C1 gradually reaches the set voltage by V1 . R1 is a resistance for discharging the charge of C1 . Figure 2 shows the voltage waveform between output terminals OUT 1 and OUT 2 .
即ち、本実施例では、第２図に示したゲート
バイアス電圧の特性にする。電源の投入によつて
第１図のゲートバイアス回路の入力端子IM1及び
IN2間に電源電圧−Ｇが入力されてから、所定時
間T1後に、リレー接点r1やr2が閉じる（ONする）
ことは、第５図を参照して既に説明したとおりで
ある。本実施例では、第２図の如く、このリレ
ー接点r1やr2が閉じる時点で、第２図の従来の
ゲートバイアス電圧よりもバイアスの深いところ
に対応するようにする。このことにより、SIT１
０1や１０2にはカツトオフ時にドレイン電圧が加
わるため、負荷RLに大きな電圧、電流が生じる
ことは防止される。その後、時間が経過するに従
い、第２図の如く本来のゲートバイアス電圧に
もどる。 That is, in this embodiment, the gate bias voltage characteristics shown in FIG. 2 are used. When the power is turned on, the input terminals IM 1 and IM1 of the gate bias circuit shown in Figure 1 are connected.
Relay contacts r1 and r2 close (turn ON) after a predetermined time T1 after power supply voltage -G is input across IN2 .
This is as already explained with reference to FIG. In this embodiment, as shown in FIG. 2, when the relay contacts r 1 and r 2 close, they correspond to a deeper bias than the conventional gate bias voltage shown in FIG. By this, SIT1
Since the drain voltage is applied to 0 1 and 10 2 at the time of cut-off, generation of large voltage and current in the load R L is prevented. Thereafter, as time passes, the gate bias voltage returns to the original gate bias voltage as shown in FIG.
このように、リレー接点r1やr2が閉じるとき、
規定バイアス値より深いバイアス値が、SITに加
わることにより、上述したようなアイドリング電
流（II）が流れない。そのため、負荷RLには過大
な電圧、電流は生じない。よつて、負荷RLには
過大な電圧が加わらず、さらにはSITにも悪影響
を及ぼすことがない。 In this way, when relay contacts r 1 and r 2 close,
When a bias value deeper than the specified bias value is applied to SIT, the above-mentioned idling current (I I ) does not flow. Therefore, no excessive voltage or current is generated in the load R L. Therefore, an excessive voltage is not applied to the load R L , and furthermore, there is no adverse effect on the SIT.
以上説明したように、本考案によれば、静電誘
導型電界効果トランジスタを増幅素子として用い
てＢ級増幅回路に電源スイツチを投入して電源電
圧が前記Ｂ級増幅回路の各部に加わるときに、負
荷に過大な電流、電圧が加わることを防止できる
静電誘導型電界効果トランジスタのゲートバイア
ス回路が得られる。本考案者は既に昭和58年実用
新案登録願第66758号のゲートバイアス回路を提
案したが、本考案では、それよりも回路が簡単で
安価に作ることができるという利点がある。
As explained above, according to the present invention, when a power switch is turned on to a class B amplifier circuit using an electrostatic induction field effect transistor as an amplifying element and a power supply voltage is applied to each part of the class B amplifier circuit, Thus, a gate bias circuit for an electrostatic induction field effect transistor can be obtained that can prevent excessive current and voltage from being applied to the load. The present inventor had already proposed a gate bias circuit in Utility Model Application No. 66758 of 1981, but the present invention has the advantage that the circuit is simpler and can be manufactured at a lower cost.
第１図は本考案の一実施例によるゲートバイア
ス回路を示す回路図、第２図は第１図の回路の動
作を説明するための図、第３図はSITのＶ−Ｉ特
性を示す図、第４図の従来のゲートバイアス回路
を有するＢ級増幅回路を示す回路図、第５図は第
４図は回路の動作を説明するための図、第６図は
第４図のSIT１０1及び１０2の動作ラインとアイ
ドリング電流（II）を示す図である。
１０1及び１０2……SIT、２０，２０1及び２０
２……ゲートバイアス回路、IN1及びIN2……一対
の入力端子、OUT1及びOUT2……一対の出力端
子、Q1……トランジスタ、R1……放電用抵抗、
C1及びC2……コンデンサ。
Fig. 1 is a circuit diagram showing a gate bias circuit according to an embodiment of the present invention, Fig. 2 is a diagram for explaining the operation of the circuit in Fig. 1, and Fig. 3 is a diagram showing the V-I characteristic of SIT. , Fig. 4 is a circuit diagram showing a class B amplifier circuit having a conventional gate bias circuit, Fig. 5 is a diagram for explaining the operation of the circuit, and Fig. 6 is a circuit diagram showing the SIT10 1 and 10 2 is a diagram showing the operating line and idling current (I I ). 10 1 and 10 2 ...SIT, 20, 20 1 and 20
2 ... Gate bias circuit, IN 1 and IN 2 ... A pair of input terminals, OUT 1 and OUT 2 ... A pair of output terminals, Q 1 ... Transistor, R 1 ... Discharge resistor,
C 1 and C 2 ... capacitors.
Claims (1)
圧が与えられる静電誘導型電界効果トランジスタ
を増幅素子として有するＢ級プツシユプル増幅回
路に含まれ、前記静電誘導型電界効果トランジス
タのゲート端子−ソース端子間にゲート電圧を与
えるゲートバイアス回路であつて、該ゲートバイ
アス回路は、前記ゲート端子及び前記ソース端子
に接続される一対の出力端子と、電源電圧が入力
される一対の入力端子と、該一対の入力端子およ
び前記一対の出力端子間に接続されたシリーズ・
レギユレータ型定電圧回路とを有し、該定電圧回
路は、前記一対の入力端子の一方及び前記一対の
出力端子の一方間にコレクタ及びエミツタを接続
されたバイポーラ型トランジスタを有すると共
に、前記一対の入力端子の一方に一端が、前記一
対の入力端子の他方及び前記一対の出力端子の他
方間を接続する接続線に他端が、前記バイポーラ
型トランジスタのベースに接触子が接続され、前
記ゲート電圧を規定する規定バイアス電圧を設定
するための可変抵抗器とを有している前記静電誘
導型電界効果トランジスタのゲートバイアス回路
において、 前記一対の入力端子の一方と前記バイポーラ型
トランジスタのベースとの間にコンデンサを接続
したことを特徴とする静電誘導型電界効果トラン
ジスタのバイアス回路。[Claims for Utility Model Registration] Included in a class B push-pull amplifier circuit having as an amplification element an electrostatic induction field effect transistor to which a drain voltage is applied by closing a relay contact, the electrostatic induction field effect A gate bias circuit that applies a gate voltage between a gate terminal and a source terminal of a transistor, the gate bias circuit having a pair of output terminals connected to the gate terminal and the source terminal, and a pair of output terminals to which a power supply voltage is input. and the series terminal connected between the input terminal of the pair and the pair of output terminals.
a regulator type constant voltage circuit, the constant voltage circuit having a bipolar type transistor having a collector and an emitter connected between one of the pair of input terminals and one of the pair of output terminals; One end is connected to one of the input terminals, the other end is connected to a connection line connecting the other of the pair of input terminals and the other of the pair of output terminals, and a contact is connected to the base of the bipolar transistor, and the gate voltage is connected to the base of the bipolar transistor. In the gate bias circuit for the electrostatic induction field effect transistor, the gate bias circuit includes a variable resistor for setting a specified bias voltage that defines A bias circuit for an electrostatic induction field effect transistor, characterized in that a capacitor is connected between the bias circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7701784U JPS60189124U (en) | 1984-05-28 | 1984-05-28 | Bias circuit for static induction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7701784U JPS60189124U (en) | 1984-05-28 | 1984-05-28 | Bias circuit for static induction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189124U JPS60189124U (en) | 1985-12-14 |
| JPH0246090Y2 true JPH0246090Y2 (en) | 1990-12-05 |
Family
ID=30619693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7701784U Granted JPS60189124U (en) | 1984-05-28 | 1984-05-28 | Bias circuit for static induction field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189124U (en) |
-
1984
- 1984-05-28 JP JP7701784U patent/JPS60189124U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189124U (en) | 1985-12-14 |
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