JP2871804B2 - Waveform shaping circuit - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は例えばガリウムひ素ICで構成されたディジタ
ル回路等に使用される波形整形回路に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to a waveform shaping circuit used for a digital circuit or the like composed of, for example, a gallium arsenide IC.
［従来の技術］ 従来、この種の波形整形回路として、第３図に示す回
路が知られている。[Prior Art] Conventionally, a circuit shown in FIG. 3 is known as this type of waveform shaping circuit.
この回路は、差動増幅器と同様の構成となっている。
即ち、差動対トランジスタをなす１対の電界効果トラン
ジスタ12,13は、そのゲートが夫々第１の入力端子31及
び第２の入力端子32に接続されると共に、そのソースが
共通接続されたものとなっている。これらの電界効果ト
ランジスタ12,13のドレインは、夫々第１の出力端子51
及び第２の出力端子52に接続されると共に、抵抗21,22
の各一端に夫々接続されている。抵抗21,22の他端は共
通接続されており、この共通接続端と第１の電源端子41
との間に抵抗23が接続されている。一方、電界効果トラ
ンジスタ12,13のソースには、電流制御用の電界効果ト
ランジスタ11のドレインが接続されている。そして、こ
の電界効果トランジスタ11のゲートとソースとは、第２
の電源端子42に共通に接続されている。This circuit has the same configuration as the differential amplifier.
That is, the pair of field effect transistors 12 and 13 forming a differential pair transistor have their gates connected to the first input terminal 31 and the second input terminal 32, respectively, and their sources are connected in common. It has become. The drains of these field effect transistors 12 and 13 are connected to a first output terminal 51, respectively.
And the second output terminal 52 and the resistors 21 and 22
Are connected to one end of each. The other ends of the resistors 21 and 22 are commonly connected, and the common connection end and the first power supply terminal 41 are connected.
And a resistor 23 is connected between the first and second resistors. On the other hand, the sources of the field-effect transistors 12 and 13 are connected to the drain of the current-controlling field-effect transistor 11. The gate and source of the field effect transistor 11 are connected to the second
Are commonly connected to a power supply terminal 42 of
なお、以上の回路において、電界効果トランジスタ1
2,13及び抵抗21,22は、夫々同一特性を有するように設
計されており、例えば電界効果トランジスタ12,13のゲ
ート幅をW12,W13、抵抗21,22の抵抗値をR21,R22とする
と、W12＝W13、R21＝R22となるように設計されている。
また、電界効果トランジスタ11〜13は、電界効果トラン
ジスタ12,13の一方が導通状態のときに他方がカットオ
フ状態になることで出力信号に矩形波が得られるよう
に、そのゲート幅比が設定されている。In the above circuit, the field effect transistor 1
2, 13 and the resistors 21 and 22 are designed to have the same characteristics, respectively.For example, the gate widths of the field effect transistors 12 and 13 are W 12 and W 13 , and the resistance values of the resistors 21 and 22 are R 21 and R 21 . When R 22, are designed to be W 12 = W 13, R 21 = R 22.
The gate width ratio of the field effect transistors 11 to 13 is set such that a rectangular wave is obtained as an output signal by turning off one of the field effect transistors 12 and 13 while the other is cut off. Have been.
このように構成された従来の波形整形回路では、入力
端子31,32に夫々高レベル（以下、Ｈレベルと呼ぶ）及
び低レベル（以下、Ｌレベルと呼ぶ）が入力されると、
電界効果トランジスタ12,13が夫々導通状態及び非導通
状態となるので、出力端子51,52は、夫々Ｌレベル及び
Ｈレベルとなる。In the conventional waveform shaping circuit configured as described above, when a high level (hereinafter, referred to as H level) and a low level (hereinafter, referred to as L level) are input to the input terminals 31 and 32, respectively.
Since the field effect transistors 12 and 13 are turned on and off, respectively, the output terminals 51 and 52 are at L level and H level, respectively.
ここで、電界効果トランジスタ11,12,13に流れる電流
を夫々i11,i12,i13、抵抗23の抵抗値をR23、第１の電源
端子41の電源電圧をV1とすると、第１の出力端子51から
出力されるＬレベルの出力電圧は、V1−（i12R21＋i11R
23）となる。また、この回路では、電界効果トランジス
タ13をカットオフ（i13＝０）することで、出力に矩形
波を得るようにしているので、i12＝i11になる。従っ
て、第１の出力端子51から出力されるＬレベルは、V1−
i11（R21＋R23）となる。同様に、入力端子31,32に夫々
Ｌレベル及びＨレベルが入力されると、電界効果トラン
ジスタ12,13が夫々非導通状態及び導通状態となるの
で、出力端子51,52は、夫々Ｈレベル及びＬレベルとな
り、出力端子51の電圧は、V1−i11R23となる。Here, assuming that currents flowing through the field effect transistors 11, 12, 13 are i 11 , i 12 , i 13 , a resistance value of the resistor 23 is R 23 , and a power supply voltage of the first power supply terminal 41 is V 1 , The output voltage at the L level output from the output terminal 51 of the first output terminal 51 is V 1 − (i 12 R 21 + i 11 R
23 ). Further, in this circuit, a cut-off (i 13 = 0) of the field effect transistor 13 is used to obtain a rectangular wave at the output, so that i 12 = i 11 . Therefore, the L level output from the first output terminal 51 is V 1 −
i 11 (R 21 + R 23 ). Similarly, when the L level and the H level are input to the input terminals 31 and 32, respectively, the field effect transistors 12 and 13 are turned off and on, respectively. It becomes L level, and the voltage of the output terminal 51 becomes V 1 −i 11 R 23 .
［発明が解決しようとする課題］ しかしながら、上述した従来の波形整形回路では、出
力波形を矩形波にするために、差動対トランジスタを構
成する電界効果トランジスタ12,13の一方が導通状態の
ときに、他方をカットオフ状態にしているので、以下に
述べるように、出力波形の立ち上がり及び立ち下がり特
性が劣化するという問題がある。[Problems to be Solved by the Invention] However, in the above-described conventional waveform shaping circuit, when one of the field effect transistors 12 and 13 constituting the differential pair transistor is in a conductive state, the output waveform is made into a rectangular wave. In addition, since the other is in the cutoff state, there is a problem that the rising and falling characteristics of the output waveform deteriorate as described below.
即ち、第４図は従来の波形整形回路の動作点を示すグ
ラフ図である。このグラフ図からも分かるように、スレ
ッショルドレベルVT近傍では、遷移時の相互コンダクタ
ンスgmが著しく低下するため、出力波形の立ち上がり及
び立ち下がり特性が劣化する。That is, FIG. 4 is a graph showing operating points of the conventional waveform shaping circuit. As can be seen from this graph, at the threshold level V T near the transconductance g m during transition to decrease significantly, rising and falling characteristics of the output waveform is deteriorated.
一方、デバイスの動作周波数を引き上げるためには、
ゲート容量による影響を低減するためにIC内部の論理振
幅を小さくする必要がある。このため、第４図に示す動
作特性のうち、カットオフ近傍の低相互コンダクタンス
領域しか動作範囲を設定することができなくなり、電界
効果トランジスタが持つ高相互コンダクタンス特性を十
分に生かすことができない。従って、出力波形の立ち上
がり及び立ち下がり特性が劣化するという問題がある。On the other hand, to increase the operating frequency of the device,
It is necessary to reduce the logic amplitude inside the IC to reduce the effect of the gate capacitance. For this reason, of the operation characteristics shown in FIG. 4, the operation range can be set only in the low mutual conductance region near the cutoff, and the high mutual conductance characteristic of the field effect transistor cannot be fully utilized. Therefore, there is a problem that the rising and falling characteristics of the output waveform are deteriorated.
本発明はかかる問題点に鑑みてなされたものであっ
て、電界効果トランジスタの高相互コンダクタンス特性
を十分に引き出し、小振幅出力時においても、優れた立
ち上がり及び立ち下がり特性を実現することができる波
形整形回路を提供することを目的とする。The present invention has been made in view of such a problem, and has a waveform capable of sufficiently extracting a high transconductance characteristic of a field effect transistor and realizing excellent rising and falling characteristics even at a small amplitude output. An object is to provide a shaping circuit.
［課題を解決するための手段］ 本発明に係る波形整形回路は、そのゲートが夫々第１
及び第２の入力端子に接続されそのソースが共通接続さ
れた差動対トランジスタを構成する第１及び第２の電界
効果トランジスタと、これら第１及び第２の電界効果ト
ランジスタのドレインと第１の電源端子との間に夫々接
続された第１及び第２の抵抗と、前記第１及び第２の電
界効果トランジスタのソースと第２の電源端子との間に
接続された電流制御用の第３の電界効果トランジスタ
と、前記第１の電界効果トランジスタと並列接続される
と共にゲートが前記第２の入力端子に接続され駆動能力
が前記第１の電界効果トランジスタよりも小さい第４の
電界効果トランジスタと、前記第２の電界効果トランジ
スタと並列接続されると共にゲートが前記第１の入力端
子に接続され駆動能力が前記第２の電界効果トランジス
タよりも小さい第５の電界効果トランジスタとを有する
ことを特徴とする。[Means for Solving the Problems] In the waveform shaping circuit according to the present invention, the gates thereof are respectively the first
First and second field-effect transistors forming a differential pair transistor connected to a second input terminal and having a source connected in common; a drain of the first and second field-effect transistors; First and second resistors respectively connected between the power supply terminal and a third terminal for current control connected between the sources of the first and second field effect transistors and the second power supply terminal; And a fourth field-effect transistor connected in parallel with the first field-effect transistor and having a gate connected to the second input terminal and having a smaller driving capability than the first field-effect transistor. A fifth transistor connected in parallel with the second field-effect transistor and having a gate connected to the first input terminal and having a driving capability smaller than that of the second field-effect transistor; And having a field-effect transistor.
［作用］ 本発明によれば、差動対トランジスタを構成する第１
及び第２の電界効果トランジスタと夫々並列に、これら
トランジスタよりも駆動能力が小さい第４及び第５の電
界効果トランジスタが接続され、これらの第４及び第５
の電界効果トランジスタが夫々第２及び第１の電界効果
トランジスタへの入力信号によって駆動される。従っ
て、第１の電界効果トランジスタが非導通状態のときに
は、これと並列に接続された第４の電界効果トランジス
タが導通状態となり、第２の電界効果トランジスタが非
導通状態のときには、これと並列に接続された第５の電
界効果トランジスタが導通状態となる。[Operation] According to the present invention, the first transistor constituting the differential pair transistor is provided.
And fourth and fifth field-effect transistors having driving capabilities smaller than these transistors are connected in parallel with the second and third field-effect transistors, respectively.
Are driven by input signals to the second and first field effect transistors, respectively. Therefore, when the first field-effect transistor is non-conductive, the fourth field-effect transistor connected in parallel with the first field-effect transistor becomes conductive, and when the second field-effect transistor is non-conductive, the fourth field-effect transistor is connected in parallel with this. The connected fifth field-effect transistor is turned on.
この結果、第４及び第５の電界効果トランジスタによ
って、第１又は第２の電界効果トランジスタがカットオ
フ状態のときの遷移コンダクタンスを改善することがで
き、高相互コンダクタンス特性が十分に発揮され、第１
及び第２の電界効果トランジスタの立ち上がり及び立ち
下がり特性を向上させることができる。As a result, the fourth and fifth field-effect transistors can improve the transition conductance when the first or second field-effect transistor is in the cut-off state, and sufficiently exhibit high mutual conductance characteristics. 1
In addition, the rising and falling characteristics of the second field effect transistor can be improved.
［実施例］ 以下、添付の図面を参照しながら本発明の実施例につ
いて説明する。Embodiment An embodiment of the present invention will be described below with reference to the accompanying drawings.
第１図は本発明の実施例に係る波形整形回路を示す回
路図である。なお、この第１図の回路において、第３図
と同一部分には同一符号を付し、重複する部分の説明を
省略する。FIG. 1 is a circuit diagram showing a waveform shaping circuit according to an embodiment of the present invention. In the circuit of FIG. 1, the same parts as those in FIG. 3 are denoted by the same reference numerals, and the description of the overlapping parts will be omitted.
この第１図の波形整形回路においては、差動対トラン
ジスタを構成する電界効果トランジスタ12,13と夫々並
列に、電界効果トランジスタ14,15が接続されている。
これらの電界効果トランジスタ14,15は、その駆動能力
が電界効果トランジスタ12,13よりも十分低く設定され
たものである。この関係は、例えば電界効果トランジス
タ12,13,14,15のゲート幅をW12,W13,W14,W15とすると、
これらのゲート幅がW12＝W13＞W14＝W15となるように設
定することにより実現することができる。In the waveform shaping circuit shown in FIG. 1, field effect transistors 14 and 15 are connected in parallel with the field effect transistors 12 and 13 forming a differential pair transistor, respectively.
These field-effect transistors 14 and 15 have driving capabilities set sufficiently lower than those of the field-effect transistors 12 and 13. This relationship is, for example, assuming that the gate width of the field effect transistors 12 , 13 , 14 , 15 is W12, W13, W14, W15.
This can be realized by setting these gate widths so that W 12 = W 13 > W 14 = W 15 .
電界効果トランジスタ14のゲートは、第２の入力端子
32に接続され、電界効果トランジスタ15のゲートは、第
１の入力端子31に接続されている。また、電界効果トラ
ンジスタ12,14の共通ドレインは、抵抗24を介して第１
の電源端子41に直接接続されている。また、電界効果ト
ランジスタ13,15の共通ドレインは、抵抗25を介して第
１の電源端子41に直接接続されている。The gate of the field effect transistor 14 is connected to a second input terminal.
The gate of the field-effect transistor 15 is connected to the first input terminal 31. The common drain of the field effect transistors 12 and 14 is connected to the first
Is directly connected to the power supply terminal 41 of the power supply. The common drain of the field effect transistors 13 and 15 is directly connected to the first power supply terminal 41 via the resistor 25.
次に、このように構成された本実施例の回路の動作に
ついて説明する。Next, the operation of the thus configured circuit of this embodiment will be described.
入力端子31,32に夫々Ｈレベル及びＬレベルが入力さ
れると、電界効果トランジスタ12,15が導通状態、電界
効果トランジスタ13,14が非導通状態となる。When the H level and the L level are input to the input terminals 31 and 32, respectively, the field effect transistors 12 and 15 are turned on and the field effect transistors 13 and 14 are turned off.
ここで、電界効果トランジスタ12,13,14,15に流れる
電流を夫々i12,i13,i14,i15、抵抗24,25の抵抗値を夫々
R24,R25、第１の電源端子41の電源電圧をV1、R24＝R25
とすると、このときの出力端子51,52の出力電圧は、夫
々V1−i12R24、V1−i15R25となる。また、電界効果トラ
ンジスタのドレイン・ソース間電流は、ゲート幅に比例
するので、W12＞W15の条件のもとでは、i12＞i15とな
り、結局、出力端子51がＬレベル、出力端子52がＨレベ
ルとなる。Here, the currents flowing through the field effect transistors 12, 13 , 14 , 15 are represented by i 12 , i 13 , i 14 , i 15 , respectively, and the resistance values of the resistors 24, 25 are represented by:
R 24 , R 25 , the power supply voltage of the first power supply terminal 41 is V 1 , R 24 = R 25
Then, the output voltages of the output terminals 51 and 52 at this time are V 1 −i 12 R 24 and V 1 −i 15 R 25 , respectively. In addition, since the drain-source current of the field effect transistor is proportional to the gate width, under the condition of W 12 > W 15 , i 12 > i 15. As a result, the output terminal 51 is at the L level and the output terminal 52 becomes H level.
同様に、入力端子31,32に夫々Ｌレベル及びＨレベル
が入力されると、電界効果トランジスタ12,15が非導通
状態、電界効果トランジスタ13,14が導通状態となる。
このため、出力端子51,52の出力電圧は、夫々V1−i14R
24、V1−i13R25となる。ここで、i13＞i14であるから、
結局、出力端子51がＨレベル、出力端子52がＬレベルと
なる。Similarly, when the L level and the H level are input to the input terminals 31 and 32, respectively, the field effect transistors 12 and 15 are turned off and the field effect transistors 13 and 14 are turned on.
Therefore, the output voltages of the output terminals 51 and 52 are V 1 −i 14 R
24 , V 1 −i 13 R 25 . Here, since i 13 > i 14 ,
As a result, the output terminal 51 goes high and the output terminal 52 goes low.
第２図は、本実施例の回路の動作点を示すグラフ図で
ある。FIG. 2 is a graph showing operating points of the circuit of this embodiment.
この図から明らかなように、電界効果トランジスタ12
（13）がカットオフされる近傍の低相互コンダクタンス
（gm）領域では、電界効果トランジスタ12（13）と並列
接続された電界効果トランジスタ14（15）の導通によっ
て電流i14（i15）が流れるので、図中点線で示すよう
に、低相互コンダクタンス領域における相互コンダクタ
ンスが実質的に引き上げられ、出力波形の立ち上がり及
び立ち下がり特性を改善することができる。As is apparent from this figure, the field effect transistor 12
In the low transconductance (g m ) region near the cutoff of (13), the current i 14 (i 15 ) is increased by the conduction of the field effect transistor 14 (15) connected in parallel with the field effect transistor 12 (13). Since the current flows, the transconductance in the low transconductance region is substantially increased as shown by the dotted line in the figure, and the rising and falling characteristics of the output waveform can be improved.
なお、この回路の出力電圧のＨレベルは、電界効果ト
ランジスタ14,15のゲート幅W14,W15によって任意の値に
設定することができ、また、出力波形の振幅は、ゲート
幅の比W12/W14,W13/W15によって任意の値に設定するこ
とができる。Note that the H level of the output voltage of this circuit can be set to an arbitrary value by the gate widths W 14 and W 15 of the field effect transistors 14 and 15 , and the amplitude of the output waveform is determined by the gate width ratio W can be set to any value by 12 / W 14, W 13 / W 15.
また、このように電界効果トランジスタ12,13と電界
効果トランジスタ14,15の駆動能力の差をそれらトラン
ジスタのゲート幅によって調整する代わりに、電界効果
トランジスタ12,13と電界効果トランジスタ14,15とで、
スレッショルドレベルVTを異ならせるようにしても良
い。Also, instead of adjusting the difference in the driving capability between the field effect transistors 12 and 13 and the field effect transistors 14 and 15 by the gate widths of the transistors, the field effect transistors 12 and 13 and the field effect transistors 14 and 15 ,
It may be varied the threshold level V T.
［発明の効果］ 以上述べたように、本発明によれば、差動対トランジ
スタを構成する第１及び第２の電界効果トランジスタと
夫々並列に、これらトランジスタよりも駆動能力が小さ
い第４及び第５の電界効果トランジスタを接続し、第１
の電界効果トランジスタが非導通状態のときには、これ
と並列に接続された第４の電界効果トランジスタが導通
状態、また、第２の電界効果トランジスタが非導通状態
のときには、これと並列に接続された第５の電界効果ト
ランジスタが導通状態となるようにしたので、第１又は
第２の電界効果トランジスタがカットオフ状態のときの
遷移コンダクタンスを改善することができる。このた
め、高相互コンダクタンス特性が十分に発揮され、出力
信号の立ち上がり及び立ち下がり特性を向上させること
ができる。[Effects of the Invention] As described above, according to the present invention, the fourth and fourth field-effect transistors constituting the differential pair transistor are in parallel with the first and second field-effect transistors, respectively, and have lower driving capabilities than these transistors. 5 field-effect transistors are connected, and the first
When the fourth field-effect transistor is in a non-conductive state, the fourth field-effect transistor connected in parallel to this is in a conductive state, and when the second field-effect transistor is non-conductive, the fourth field-effect transistor is connected in parallel to this. Since the fifth field-effect transistor is turned on, the transition conductance when the first or second field-effect transistor is in the cutoff state can be improved. For this reason, high transconductance characteristics are sufficiently exhibited, and the rising and falling characteristics of the output signal can be improved.
第１図は本発明の実施例に係る波形整形回路の回路図、
第２図は同回路の動作点を示すグラフ図、第３図は従来
の波形整形回路の回路図、第４図は従来の回路の動作点
を示すグラフ図である。 11〜15;電界効果トランジスタ、21〜25;抵抗、31;第１
の入力端子、32;第２の入力端子、41;第１の電源端子、
42;第２の電源端子、51;第１の出力端子、52;第２の出
力端子FIG. 1 is a circuit diagram of a waveform shaping circuit according to an embodiment of the present invention,
FIG. 2 is a graph showing operating points of the circuit, FIG. 3 is a circuit diagram of a conventional waveform shaping circuit, and FIG. 4 is a graph showing operating points of the conventional circuit. 11-15; field-effect transistor, 21-25; resistor, 31; first
Input terminal, 32; second input terminal, 41; first power supply terminal,
42; second power supply terminal, 51; first output terminal, 52; second output terminal
Claims (1)
に接続されそのソースが共通接続された差動対トランジ
スタを構成する第１及び第２の電界効果トランジスタ
と、これら第１及び第２の電界効果トランジスタのドレ
インと第１の電源端子との間に夫々接続された第１及び
第２の抵抗と、前記第１及び第２の電界効果トランジス
タのソースと第２の電源端子との間に接続された電流制
御用の第３の電界効果トランジスタと、前記第１の電界
効果トランジスタと並列接続されると共にゲートが前記
第２の入力端子に接続され駆動能力が前記第１の電界効
果トランジスタよりも小さい第４の電界効果トランジス
タと、前記第２の電界効果トランジスタと並列接続され
ると共にゲートが前記第１の入力端子に接続され駆動能
力が前記第２の電界効果トランジスタよりも小さい第５
の電界効果トランジスタとを有することを特徴とする波
形整形回路。1. A first and second field-effect transistor forming a differential pair transistor whose gates are connected to first and second input terminals and whose sources are connected in common, respectively, and the first and second field-effect transistors. A first and a second resistor respectively connected between a drain of the second field-effect transistor and a first power supply terminal; and a source and a second power supply terminal of the first and second field-effect transistors. A third field-effect transistor for current control connected between the first field-effect transistor and a first field-effect transistor connected in parallel with the first field-effect transistor and having a gate connected to the second input terminal; A fourth field-effect transistor smaller than the transistor, and a gate connected to the first input terminal connected in parallel with the second field-effect transistor and having a driving capability of the second field-effect transistor. The smaller than the result transistor 5
And a field-effect transistor.
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