JPH027534B2 - - Google Patents
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- JPH027534B2 JPH027534B2 JP57146158A JP14615882A JPH027534B2 JP H027534 B2 JPH027534 B2 JP H027534B2 JP 57146158 A JP57146158 A JP 57146158A JP 14615882 A JP14615882 A JP 14615882A JP H027534 B2 JPH027534 B2 JP H027534B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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Description
【発明の詳細な説明】
本発明は、電流切り換え回路に関し、特にその
切り換えスイツチ素子としてMOS・FETを用い
た電流切り換え回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a current switching circuit, and more particularly to a current switching circuit using a MOS/FET as a switching element.
電流切り換え回路は、一般に、いくつかの半導
体スイツチを並列に接続し、所望のタイミングで
これらを切り換えることによつて、動作させてい
る。最近では、特にベース電流がない事や、遮断
時のインピーダンスが高い事などから、前記半導
体スイツチとしてMOS・FETが採用されてい
る。 A current switching circuit is generally operated by connecting several semiconductor switches in parallel and switching them at desired timing. Recently, MOS/FETs have been adopted as semiconductor switches because they have no base current and have high impedance when cut off.
ここで、従来の電流切り換え回路の一例を第１
図に示し、これについて説明する。同図におい
て、１は入力端子、２，９，１２はトランジス
タ、３，１５は抵抗、４，５は第１及び第２の
MOS・FET、６，７は出力端子、８は制御端
子、１０は負荷抵抗、１１，１６は第１および第
２の基準電源、１３，１４はダイオードである。 Here, an example of a conventional current switching circuit is shown in the first example.
It is shown in the figure and will be explained. In the figure, 1 is an input terminal, 2, 9, and 12 are transistors, 3 and 15 are resistors, and 4 and 5 are first and second terminals.
MOS-FETs, 6 and 7 are output terminals, 8 is a control terminal, 10 is a load resistance, 11 and 16 are first and second reference power supplies, and 13 and 14 are diodes.
入力端子１からの信号、すなわち入力電圧はト
ランジスタ２及び抵抗３により電流量、すなわち
信号電流に変換される。第１図の電流切り換え回
路では、この信号電流を、差動構成された第１お
よび第２のMOS・FET４，５により切り換え
て、出力端子６または７から出力している。 A signal from an input terminal 1, that is, an input voltage, is converted by a transistor 2 and a resistor 3 into a current amount, that is, a signal current. In the current switching circuit shown in FIG. 1, this signal current is switched by the first and second MOS-FETs 4 and 5 which are differentially configured, and outputted from the output terminal 6 or 7.
この第１および第２のMOS・FET４，５の切
り換えは、制御端子８から供給される制御信号に
より行なわれる。なお、この入力制御信号はトラ
ンジスタ９と負荷抵抗１０により反転増幅され
る。 This switching between the first and second MOS-FETs 4 and 5 is performed by a control signal supplied from a control terminal 8. Note that this input control signal is inverted and amplified by the transistor 9 and the load resistor 10.
第１図の電流切り換え回路では、第１の
MOS・FET４のゲートが、第１の基準電源１１
に接続されている。他方第２のMOS・FET５の
ゲートには、前記トランジスタ９のコレクタ出力
電圧より、トランジスタ１２、ダイオード１３，
１４によつて適当にレベルシフトを行なわれた電
圧が印加されている。なお、このレベルシフト量
は、前記ダイオードの個数を増減することなどに
より適当に選ぶことができる。また、抵抗１５
は、前記トランジスタ１２、ダイオード１３，１
４に、適当なバイアス電流を供給するためのもの
である。 In the current switching circuit shown in Figure 1, the first
The gate of MOS/FET 4 is connected to the first reference power supply 11
It is connected to the. On the other hand, the gate of the second MOS/FET 5 is connected to the transistor 12, diode 13,
14, a voltage whose level has been appropriately shifted is applied. Note that this level shift amount can be appropriately selected by increasing or decreasing the number of diodes. Also, resistance 15
is the transistor 12, the diode 13, 1
4 for supplying an appropriate bias current.
上述したこと、および第１図から明らかな様
に、この電流切り換え回路では、その切り換え信
号として、第１の基準電源１１の電位およびアー
ス電位間の振幅をもち、かつ必要なだけレベルシ
フトされた電圧が、第２のMOS・FET５のゲー
トに印加されている。 As described above and as is clear from FIG. 1, in this current switching circuit, the switching signal has an amplitude between the potential of the first reference power supply 11 and the ground potential, and is level-shifted as necessary. A voltage is applied to the gate of the second MOS-FET5.
第２図は、第１図の第１および第２のMOS・
FET４，５のゲート・ソース間電圧VGS−ドレイ
ン電流ID特性図である。 Figure 2 shows the first and second MOS/MOS in Figure 1.
It is a characteristic diagram between gate-source voltage V GS and drain current ID of FETs 4 and 5.
第２図から明らかなように、第１および第２の
MOS・FET４，５は、エンハンスメント型
（VGS＝0Vにて遮断状態）のMOS・FETである。
また、前記第１および第２のMOS・FET４，５
が、第２図のような特性を有することから、前記
必要なレベルシフト量（電圧）は、第２の
MOS・FET５のゲート電圧が「Ｈ」レベル時
に、このMOS・FET５を完全に遮断するのに必
要な電圧ということになる。これをより一層具体
的に述べれば、入力電流（信号電流）量より決ま
る第１のMOS・FET４のゲート・ソース間電圧
VGS4と、少なくともほぼ等しい正の電圧が、レベ
ルシフト量として必要となる。なぜならば、前記
電圧VGS4とほぼ等しい正の電圧を、レベルシフト
量として第２のMOS・FET５のゲートに印加す
れば、前記MOS・FET５のゲート・ソース間電
圧VGS5は、ほぼ0Vとなり完全に遮断されるから
である。すなわち、このような状態では、信号電
流は、出力端子６のみから取り出すことができ
る。 As is clear from Fig. 2, the first and second
MOS/FETs 4 and 5 are enhancement type MOS/FETs (blocked at V GS =0V).
In addition, the first and second MOS/FETs 4 and 5
has the characteristics as shown in Figure 2, so the necessary level shift amount (voltage) is equal to the second
This is the voltage required to completely shut off the MOS/FET 5 when the gate voltage of the MOS/FET 5 is at the "H" level. To describe this more specifically, the gate-source voltage of the first MOS/FET4 is determined by the amount of input current (signal current).
A positive voltage at least approximately equal to V GS4 is required as the amount of level shift. This is because if a positive voltage approximately equal to the voltage V GS4 is applied to the gate of the second MOS/FET 5 as a level shift amount, the gate-source voltage V GS5 of the MOS/FET 5 becomes approximately 0V and is completely This is because it is blocked by That is, in such a state, the signal current can be taken out only from the output terminal 6.
ところで、上述したことから明らかなように、
必要なレベルシフト量は、入力電流（トランジス
タ２のコレクタ電流）量により変化する。そこ
で、従来の回路では、充分なレベルシフトを行な
うために、最大の入力電流量を想定して、それに
見合つた数の素子（第１図ではダイオード）を設
けることとしていた。そのために、従来の電流切
り換え回路では、多数の素子が必要になるという
欠点があつた。 By the way, as is clear from the above,
The required level shift amount changes depending on the amount of input current (collector current of transistor 2). Therefore, in conventional circuits, in order to perform a sufficient level shift, the maximum amount of input current is assumed and a corresponding number of elements (diodes in FIG. 1) are provided. For this reason, conventional current switching circuits have the disadvantage of requiring a large number of elements.
またさらに、そればかりではなく、第１及び第
２のMOS・FETが、セツトごとにばらつくた
め、従来の電流切り換え回路では、必要なレベル
シフト量もセツトごとに変化するなどの欠点もあ
つた。 Furthermore, since the first and second MOS/FETs vary from set to set, conventional current switching circuits have the disadvantage that the required level shift amount also varies from set to set.
本発明の目的は、上記した従来技術の欠点をな
くし、比較的簡単な回路構成で、入力電流量の変
化に応じた最適なレベルシフト量を自動的に設定
し、常に完全な電流切り換えを実現できる電流切
り換え回路を提供するにある。 The purpose of the present invention is to eliminate the above-mentioned drawbacks of the conventional technology, automatically set the optimum level shift amount according to changes in the amount of input current with a relatively simple circuit configuration, and always achieve perfect current switching. The aim is to provide a current switching circuit that can be used.
前記目的を達成するために、本発明では、信号
電流に比例した電流がそのソースに供給され、か
つそのドレインがアースされており、またそのゲ
ートには、切り換えスイツチ素子として設けられ
た第１のMOS・FETのゲートに印加される基準
電源の電位またはアース電位のうち、制御信号に
応じてどちらか一方が印加されている第３の
MOS・FETと、前記第１のMOS・FETと同様、
切り換えスイツチ素子として設けられ、かつ前記
第１のMOS・FETと並列に接続された第２の
MOS・FETのゲートおよび前記第３のMOS・
FETのソースを接続する手段とを設けることと
した。 In order to achieve the above object, in the present invention, a current proportional to the signal current is supplied to its source, its drain is grounded, and its gate is provided with a first switch provided as a changeover switch element. Either the reference power supply potential or the ground potential applied to the gate of the MOS/FET is applied depending on the control signal.
Like the MOS/FET and the first MOS/FET,
a second MOS/FET provided as a changeover switch element and connected in parallel with the first MOS/FET;
The gate of the MOS/FET and the third MOS/FET
It was decided to provide a means for connecting the source of the FET.
以下、本発明の一実施例を第３図に示し、これ
について説明する。同図において、第１図と同一
個所および同等部分は同一符号で示す。また、１
７は第３のMOS・FET、１８はトランジスタ、
１９は抵抗を示す。 An embodiment of the present invention is shown in FIG. 3 and will be described below. In this figure, the same parts and parts as in FIG. 1 are indicated by the same reference numerals. Also, 1
7 is the third MOS/FET, 18 is a transistor,
19 indicates resistance.
第３図の回路においては、入力端子１より印加
される電圧により、トランジスタ２に流れる電流
が決定されること、およびこの電流が切り換えス
イツチ素子として設けられた第１および第２の
MOS・FET４または５により切り換えられて、
出力端子６または７より取り出される構成となつ
ていることは、第１図の従来回路と同様である。 In the circuit of FIG. 3, the voltage applied from the input terminal 1 determines the current flowing through the transistor 2, and this current flows through the first and second transistors provided as switching elements.
Switched by MOS・FET4 or 5,
The configuration in which it is taken out from the output terminal 6 or 7 is similar to the conventional circuit shown in FIG.
また、前記切り換えを行なうための制御信号
は、制御端子８より供給されること、およびこの
入力制御信号は、トランジスタ９と負荷抵抗１０
により反転増幅されることも、第１図の従来回路
と同様である。 Further, a control signal for performing the switching is supplied from a control terminal 8, and this input control signal is connected to a transistor 9 and a load resistor 10.
Similarly to the conventional circuit shown in FIG. 1, the signal is inverted and amplified.
ところで、本実施例の電流切り換え回路では、
前記反転増幅された出力（トランジスタ９のコレ
クタ出力）が、レベルシフト用に設けられた第３
のMOS・FET１７のゲートに供給されている。
また、このMOS・FET１７のソースには、トラ
ンジスタ１８および抵抗１９により、入力端子１
から印加される電圧に応じて変化するバイアス電
流が供給されている。 By the way, in the current switching circuit of this example,
The inverted and amplified output (collector output of transistor 9) is transferred to a third transistor provided for level shifting.
is supplied to the gate of MOS/FET 17.
In addition, the source of this MOS/FET 17 is connected to the input terminal 1 by a transistor 18 and a resistor 19.
A bias current is supplied that changes depending on the voltage applied from the source.
本実施例では、抵抗３と抵抗１９とを等しく
し、かつトランジスタ２とトランジスタ１８に流
れる電流量が、入力端子１より印加される電圧が
変化しても、常に等しくなるようにしている。こ
れにより、制御端子８から供給される制御信号に
より、第３のMOS・FET１７のゲート電圧が
「Ｈ」レベル（第１の基準電源１１の電位）と成
つた時、すなわち第２のMOS・FET５を遮断し
ようとした時に、第３のMOS・FET１７のゲー
ト・ソース間電圧VGS17と、第１のMOS・FET４
のゲート・ソース間電圧VGS4は等しく成る。その
結果、第２のMOS・FET５のゲート・ソース間
電圧VGS5は、0Vと成り、完全に遮断状態となる。
すなわち、この時には、出力端子６から信号電流
が取り出されている状態である。なお、この事
は、入力端子１より印加される電圧が変化しても
同様である事は勿論である。 In this embodiment, the resistor 3 and the resistor 19 are made equal, and the amount of current flowing through the transistor 2 and the transistor 18 is always made equal even if the voltage applied from the input terminal 1 changes. As a result, when the gate voltage of the third MOS/FET 17 reaches the "H" level (the potential of the first reference power supply 11) due to the control signal supplied from the control terminal 8, that is, the second MOS/FET 5 When trying to cut off the gate-source voltage V GS17 of the third MOS/FET17 and the first MOS/FET4
The gate-source voltage V GS4 becomes equal. As a result, the gate-source voltage V GS5 of the second MOS-FET 5 becomes 0V, and is completely cut off.
That is, at this time, a signal current is being extracted from the output terminal 6. It goes without saying that this also holds true even if the voltage applied from the input terminal 1 changes.
また、前記第１ないし第３のMOS・FET４，
５，１７は、同一の集積回路上に、同一の寸法形
状で隣接して配置することにより、比較的等しい
動作特性が得られる事も、一般によく知られてい
る。 Further, the first to third MOS/FETs 4,
It is also generally well known that comparatively equal operating characteristics can be obtained by arranging transistors 5 and 17 adjacently on the same integrated circuit with the same size and shape.
さらに、例えばトランジスタ２、抵抗３および
第１のMOS・FET４に対し、トランジスタ１
８、抵抗１９および第３のMOS・FET１７を、
同一の寸法形状比で可変すれば、トランジスタ２
とトランジスタ１８に流れる電流比は異なつて
も、第２のMOS・FET５のゲートにかかる電圧
には何ら影響を及ぼさない事は、一般によく知ら
れている。 Further, for example, for the transistor 2, the resistor 3, and the first MOS/FET 4,
8, resistor 19 and third MOS/FET 17,
If it is varied with the same size and shape ratio, transistor 2
It is generally well known that even if the current ratio flowing through the transistor 18 and the current flowing through the transistor 18 is different, it does not affect the voltage applied to the gate of the second MOS/FET 5 in any way.
なお、制御端子８からの制御信号により、第３
のMOS・FET１７のゲートがアース電位となれ
ば、第２のMOS・FET５のゲートが、第１の
MOS・FET４のゲート電位に比べて低くなるた
め、前記第２のMOS・FET５が導通状態とな
る。すなわち、この場合には、出力端子７から信
号電流を取り出すことができる。 Note that the control signal from the control terminal 8 causes the third
When the gate of the second MOS/FET 17 becomes ground potential, the gate of the second MOS/FET 5 becomes the first one.
Since the potential is lower than the gate potential of the MOS-FET 4, the second MOS-FET 5 becomes conductive. That is, in this case, the signal current can be taken out from the output terminal 7.
以上の説明から明らかなように、本発明では、
切り換えスイツチ素子として設けられた第１およ
び第２のMOS・FETと同じMOS・FET（第３の
MOS・FET）に、前記第１および第２のMOS・
FETに流す電流量に比例した電流量を流すこと
としたため、比較的簡単な回路構成により、最適
なレベルシフト量を自動的に設定することが可能
となつた。 As is clear from the above description, in the present invention,
The same MOS/FET as the first and second MOS/FET (the third
MOS/FET), and the first and second MOS/FET).
Since we decided to flow an amount of current proportional to the amount of current flowing through the FET, it became possible to automatically set the optimal level shift amount with a relatively simple circuit configuration.
また、本発明では、切り換えスイツチ素子とし
て設けられた第１および第２のMOS・FETと、
レベルシフト用に設けられた第３のMOS・FET
とを、同一の集積回路上に、一定の寸法形状比で
隣接して配置するようにすれば、比較的等しい動
作特性が得られるため、各セツトごとに、入力電
流量の変化に応じた必要にして充分なレベルシフ
ト量を得ることができる効果もある。 Further, in the present invention, first and second MOS/FETs provided as changeover switch elements,
Third MOS/FET provided for level shift
If they are arranged adjacently on the same integrated circuit with a constant size and shape ratio, relatively equal operating characteristics can be obtained. There is also the effect that a sufficient amount of level shift can be obtained.
第１図は従来の電流切り換え回路の一例を示す
回路図、第２図は第１図の第１および第２の
MOS・FET４，５の特性図、第３図は本発明の
電流切り換え回路の一実施例を示す回路図であ
る。
１…入力端子、２，１８…トランジスタ、３，
１９…抵抗、４，５，７…第１ないし第３の
MOS・FET、６，７…出力端子、８…制御端
子、１１…第１の基準電源。
Figure 1 is a circuit diagram showing an example of a conventional current switching circuit, and Figure 2 is a circuit diagram showing an example of a conventional current switching circuit.
FIG. 3 is a circuit diagram showing an embodiment of the current switching circuit of the present invention. 1...Input terminal, 2,18...Transistor, 3,
19...Resistance, 4,5,7...1st to 3rd
MOS/FET, 6, 7...output terminal, 8...control terminal, 11...first reference power supply.
Claims (1)
互に接続され、またそれぞれのドレインを出力端
子とする第１および第２のMOS・FETと、前記
第１のMOS・FETのゲートに接続されている第
１の基準電源とを有し、かつ前記第２のMOS・
FETのゲートに印加する電圧を制御することに
より前記信号電流の切り換えを行なう電流切り換
え回路において、前記信号電流に比例した電流が
そのソースに供給され、かつそのドレインがアー
スされており、またそのゲートには前記第１の基
準電源の電位およびアース電位のうち、制御信号
に応じてどちらか一方が印加されている第３の
MOS・FETと、前記第３のMOS・FETのソー
スおよび前記第２のMOS・FETのゲートを接続
する手段とを具備したことを特徴とする電流切り
換え回路。1. The respective sources supplied with the signal current are connected to each other, and also connected to the first and second MOS/FET whose respective drains are output terminals, and the gate of the first MOS/FET. a first reference power source, and the second MOS.
In a current switching circuit that switches the signal current by controlling the voltage applied to the gate of the FET, a current proportional to the signal current is supplied to its source, its drain is grounded, and its gate is applied with either one of the potential of the first reference power source and the ground potential depending on the control signal.
1. A current switching circuit comprising: a MOS-FET; and means for connecting the source of the third MOS-FET and the gate of the second MOS-FET.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146158A JPS5936423A (en) | 1982-08-25 | 1982-08-25 | Current switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57146158A JPS5936423A (en) | 1982-08-25 | 1982-08-25 | Current switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5936423A JPS5936423A (en) | 1984-02-28 |
| JPH027534B2 true JPH027534B2 (en) | 1990-02-19 |
Family
ID=15401438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57146158A Granted JPS5936423A (en) | 1982-08-25 | 1982-08-25 | Current switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5936423A (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01238313A (en) * | 1988-03-18 | 1989-09-22 | Toshiba Corp | Current switch circuit |
| US5008671A (en) * | 1988-06-27 | 1991-04-16 | Analog Devices, Incorporated | High-speed digital-to-analog converter with BiMOS cell structure |
| JP2513009B2 (en) * | 1988-12-21 | 1996-07-03 | 日本電気株式会社 | Digital-analog conversion circuit |
| JPH02179124A (en) * | 1988-12-29 | 1990-07-12 | Nec Corp | Digital/analog conversion circuit |
-
1982
- 1982-08-25 JP JP57146158A patent/JPS5936423A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5936423A (en) | 1984-02-28 |
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