JPH0332044A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0332044A JPH0332044A JP16792189A JP16792189A JPH0332044A JP H0332044 A JPH0332044 A JP H0332044A JP 16792189 A JP16792189 A JP 16792189A JP 16792189 A JP16792189 A JP 16792189A JP H0332044 A JPH0332044 A JP H0332044A
- Authority
- JP
- Japan
- Prior art keywords
- internal
- cell
- semiconductor integrated
- integrated circuit
- interface blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000010354 integration Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に利用され、特に、自動配置配
線で設計されるスタンダードセル方式の半導体集積回路
に関する。
線で設計されるスタンダードセル方式の半導体集積回路
に関する。
本発明は、スタンダードセル方式の半導体集積回路にお
いて、 チップ周辺に配置されたインタフェースブロック間の空
領域に、形状が専用設計された回路構成用の内部機能セ
ルを設けることにより、チップ全体の集積度を高めるよ
うにしたものである。
いて、 チップ周辺に配置されたインタフェースブロック間の空
領域に、形状が専用設計された回路構成用の内部機能セ
ルを設けることにより、チップ全体の集積度を高めるよ
うにしたものである。
第３図は従来のスタンダードセル方式の半導体集積回路
の一例を示すパターンレイアウト図である。第３図にお
いて、２は外部の回路とのインタフェースをとるための
インタフェースブロック、３は半導体集積回路の機能を
実現するために図形の内部機能ブロックが自動配置配線
される内部領域、４はチップサイズが内部領域３の大き
さで決まる場合にインタフェースブロック２間にできる
空領域、および１０はチップである。
の一例を示すパターンレイアウト図である。第３図にお
いて、２は外部の回路とのインタフェースをとるための
インタフェースブロック、３は半導体集積回路の機能を
実現するために図形の内部機能ブロックが自動配置配線
される内部領域、４はチップサイズが内部領域３の大き
さで決まる場合にインタフェースブロック２間にできる
空領域、および１０はチップである。
前述した従来のスタンダードセル方式の半導体集積回路
は、インタフェースブロック２をすき間なく並べて配置
したときにできる内部領域３より、大きい内部領域３を
必要とする場合には、第３図および後述の第４図に示す
ようにインタフェースブロック２間に空領域４ができ、
チップ１０全体の集積度が低くなる欠点がある。
は、インタフェースブロック２をすき間なく並べて配置
したときにできる内部領域３より、大きい内部領域３を
必要とする場合には、第３図および後述の第４図に示す
ようにインタフェースブロック２間に空領域４ができ、
チップ１０全体の集積度が低くなる欠点がある。
本発明の目的は、前記の欠点を除去することにより、チ
ップ全体の集積度を高めることができるスタンダードセ
ル方式の半導体集積回路を提供することにある。
ップ全体の集積度を高めることができるスタンダードセ
ル方式の半導体集積回路を提供することにある。
本発明は、回路構成用の一定形状の複数の内部機能セル
が配置された内部セル領域と、この内部セル領域を囲ん
でチップ外周に配置された外部機能セルを含む複数のイ
ンタフェースブロックとを備えたスタンダードセル方式
の半導体集積回路において、前記インタフェースブロッ
ク間の空領域に配置され形状が専用設計された少なくと
も１個の内部機能セルを含むことを特徴とする。
が配置された内部セル領域と、この内部セル領域を囲ん
でチップ外周に配置された外部機能セルを含む複数のイ
ンタフェースブロックとを備えたスタンダードセル方式
の半導体集積回路において、前記インタフェースブロッ
ク間の空領域に配置され形状が専用設計された少なくと
も１個の内部機能セルを含むことを特徴とする。
本発明は、従来空領域が発生してもそのままにしておい
たのに対し、前記空領域に配置するために専用設計され
た内部機能セルを有している。
たのに対し、前記空領域に配置するために専用設計され
た内部機能セルを有している。
従って、チップ全体の集積度を高めることが可能となる
。
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示すパターンレイアウト
図である。
図である。
本実施例は、回路構成用の一定形状の複数の図外の内部
機能セルが配置された内部領域３と、この内部領域３を
囲んでチップ１０の外周に配置された図外の外部機能セ
ルを含む複数のインタフェースブロック２とを備えたス
タンダードセル方式の半導体集積回路において、 本発明の特徴とするところの、形状が専用設計されイン
タフェースブロック２間の空領域４に配置された複数の
内部機能セル１を含んでいる。
機能セルが配置された内部領域３と、この内部領域３を
囲んでチップ１０の外周に配置された図外の外部機能セ
ルを含む複数のインタフェースブロック２とを備えたス
タンダードセル方式の半導体集積回路において、 本発明の特徴とするところの、形状が専用設計されイン
タフェースブロック２間の空領域４に配置された複数の
内部機能セル１を含んでいる。
ここで、内部機能セル１は、高さがインタフェースブロ
ック２の高さと同じかインタフェースブロック２より小
さく設計され、配置配線時には、インタフェースブロッ
ク２と内部領域３内の図外の機能セルとを配線するのと
同様に行う。
ック２の高さと同じかインタフェースブロック２より小
さく設計され、配置配線時には、インタフェースブロッ
ク２と内部領域３内の図外の機能セルとを配線するのと
同様に行う。
第４図は、チップ１０の一辺の長さがｌＱｍｍの正方形
のスタンダードセル方式の半導体集積回路におけるイン
タフェースブロック２の数と空領域４との関係を示す特
性図である。なお、インタフェースブロック２の幅はＱ
、２ｔｎｍ、高さは１ｍｍ、チップ１０の各コーナー１
ｍｍ口の領域には内部機能セル１もインタフェースブロ
ック２も置けないものとする。すなわち、インタフェー
スブロック２と空領域４とが占める面積は、 １＋ｔｏｍｘ （１０ｍｍ −２ｍｍ） Ｘ ４ ＝
３２ｍｍ２となる。例えば、インタフェースブロック２
が８０個のとき、空領域４は１５ｍｍ” になり、この
空領域４に内部機能セルｌを配置したとしてチップサイ
ズを計算すると約９２ｍｍ口になる。従って、この場合
チップ面積は、 に減少する。すなわち、チップ全体の集積度を高めるこ
とができる。
のスタンダードセル方式の半導体集積回路におけるイン
タフェースブロック２の数と空領域４との関係を示す特
性図である。なお、インタフェースブロック２の幅はＱ
、２ｔｎｍ、高さは１ｍｍ、チップ１０の各コーナー１
ｍｍ口の領域には内部機能セル１もインタフェースブロ
ック２も置けないものとする。すなわち、インタフェー
スブロック２と空領域４とが占める面積は、 １＋ｔｏｍｘ （１０ｍｍ −２ｍｍ） Ｘ ４ ＝
３２ｍｍ２となる。例えば、インタフェースブロック２
が８０個のとき、空領域４は１５ｍｍ” になり、この
空領域４に内部機能セルｌを配置したとしてチップサイ
ズを計算すると約９２ｍｍ口になる。従って、この場合
チップ面積は、 に減少する。すなわち、チップ全体の集積度を高めるこ
とができる。
第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図である。第２図において、５はパッド、６は外
部機能セノペおよび７は外部機能セルとパッドとを結ぶ
配線であり、インタフェースブロック２はバッド５と外
部機能セル６とによって構成される。
アウト図である。第２図において、５はパッド、６は外
部機能セノペおよび７は外部機能セルとパッドとを結ぶ
配線であり、インタフェースブロック２はバッド５と外
部機能セル６とによって構成される。
第１図の第一実施例では、バッド５と外部機能セル６と
が一体となっており、パッド位置に合わせて置かれる外
部機能セル６の間に、専用設計した内部機能セル１を配
置するが、第２図のように、外部機能セル６をチップの
辺の端にすき間なく配置し、バッド５のみ所定の位置に
配置し、配線７で接続することで大きな空領域４が得ら
れ、比較的大規模な内部機能セル１を配置することがで
きる。
が一体となっており、パッド位置に合わせて置かれる外
部機能セル６の間に、専用設計した内部機能セル１を配
置するが、第２図のように、外部機能セル６をチップの
辺の端にすき間なく配置し、バッド５のみ所定の位置に
配置し、配線７で接続することで大きな空領域４が得ら
れ、比較的大規模な内部機能セル１を配置することがで
きる。
ゑ上説明したように、本発明は、インタフェースブロッ
ク間にできる空領域に、形状を専用設計した内部機能セ
ルを配置することにより、チップ全体の集積度を高める
効果がある。
ク間にできる空領域に、形状を専用設計した内部機能セ
ルを配置することにより、チップ全体の集積度を高める
効果がある。
第１図は本発明の第一実施例を示すパターンレイアウト
図。 第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図。 第３図は従来例を示すパターンレイアウト図。 第４図はインタフェースブロック数と空領域との関係を
示す特性図。 ｌ・・・ＭＪ４能セル、２・・・インタフェースブロッ
ク、３・・・内部領域、４・・・空領域、５・・・パッ
ド、６・・・外部機能セル、７・・・配線、１０・・・
チップ。
図。 第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図。 第３図は従来例を示すパターンレイアウト図。 第４図はインタフェースブロック数と空領域との関係を
示す特性図。 ｌ・・・ＭＪ４能セル、２・・・インタフェースブロッ
ク、３・・・内部領域、４・・・空領域、５・・・パッ
ド、６・・・外部機能セル、７・・・配線、１０・・・
チップ。
Claims (1)
- 【特許請求の範囲】 １、回路構成用の一定形状の複数の内部機能セルが配置
された内部セル領域と、この内部セル領域を囲んでチッ
プ外周に配置された外部機能セルを含む複数のインタフ
ェースブロックとを備えたスタンダードセル方式の半導
体集積回路において、前記インタフェースブロック間の
空領域に配置され形状が専用設計された少なくとも１個
の内部機能セルを含む ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16792189A JPH0332044A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16792189A JPH0332044A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0332044A true JPH0332044A (ja) | 1991-02-12 |
Family
ID=15858528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16792189A Pending JPH0332044A (ja) | 1989-06-28 | 1989-06-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0332044A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652831B2 (en) | 2005-11-30 | 2010-01-26 | Fujinon Corporation | Lens barrel |
| JP2011096889A (ja) * | 2009-10-30 | 2011-05-12 | Elpida Memory Inc | 半導体装置 |
-
1989
- 1989-06-28 JP JP16792189A patent/JPH0332044A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7652831B2 (en) | 2005-11-30 | 2010-01-26 | Fujinon Corporation | Lens barrel |
| JP2011096889A (ja) * | 2009-10-30 | 2011-05-12 | Elpida Memory Inc | 半導体装置 |
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