JPH0332044A - Semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To improve the integration degree in the entire chip by arranging an internal function cell whose shape is exclusively designed in a vacant region formed between interface blocks. CONSTITUTION:An internal function cell 1 is arranged in a vacant region 4 between interface blocks 2. The height of the cell 1 is designed so that the height is equal to or a lower than that of the interface block 2. The arrangement and wiring are performed by the same way by which the interface blocks 2 are wired to function cells within an inner region 3. When the internal function cell 1 whose shape is exclusively designed is arranged in the vacant region 4 between the interface blocks 2 in this way, the integration degree of the entire chip 10 can be enhanced.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に利用され、特に、自動配置配
線で設計されるスタンダードセル方式の半導体集積回路
に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is used in semiconductor integrated circuits, and particularly relates to a standard cell type semiconductor integrated circuit designed by automatic placement and wiring.

〔概要〕〔overview〕

本発明は、スタンダードセル方式の半導体集積回路にお
いて、 チップ周辺に配置されたインタフェースブロック間の空
領域に、形状が専用設計された回路構成用の内部機能セ
ルを設けることにより、チップ全体の集積度を高めるよ
うにしたものである。In a standard cell type semiconductor integrated circuit, the present invention increases the degree of integration of the entire chip by providing internal functional cells for the circuit configuration whose shape is specially designed in the empty area between the interface blocks arranged around the chip. It was designed to increase the

〔従来の技術〕[Conventional technology]

第３図は従来のスタンダードセル方式の半導体集積回路
の一例を示すパターンレイアウト図である。第３図にお
いて、２は外部の回路とのインタフェースをとるための
インタフェースブロック、３は半導体集積回路の機能を
実現するために図形の内部機能ブロックが自動配置配線
される内部領域、４はチップサイズが内部領域３の大き
さで決まる場合にインタフェースブロック２間にできる
空領域、および１０はチップである。FIG. 3 is a pattern layout diagram showing an example of a conventional standard cell type semiconductor integrated circuit. In Figure 3, 2 is an interface block for interfacing with external circuits, 3 is an internal area where the internal functional blocks of the figure are automatically placed and routed to realize the functions of the semiconductor integrated circuit, and 4 is the chip size. is determined by the size of the internal area 3, and 10 is a chip.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

前述した従来のスタンダードセル方式の半導体集積回路
は、インタフェースブロック２をすき間なく並べて配置
したときにできる内部領域３より、大きい内部領域３を
必要とする場合には、第３図および後述の第４図に示す
ようにインタフェースブロック２間に空領域４ができ、
チップ１０全体の集積度が低くなる欠点がある。When the conventional standard cell type semiconductor integrated circuit described above requires a larger internal area 3 than the internal area 3 created when the interface blocks 2 are arranged side by side without any gaps, As shown in the figure, an empty area 4 is created between the interface blocks 2,
This has the disadvantage that the degree of integration of the entire chip 10 is reduced.

本発明の目的は、前記の欠点を除去することにより、チ
ップ全体の集積度を高めることができるスタンダードセ
ル方式の半導体集積回路を提供することにある。An object of the present invention is to provide a standard cell type semiconductor integrated circuit that can increase the degree of integration of the entire chip by eliminating the above-mentioned drawbacks.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、回路構成用の一定形状の複数の内部機能セル
が配置された内部セル領域と、この内部セル領域を囲ん
でチップ外周に配置された外部機能セルを含む複数のイ
ンタフェースブロックとを備えたスタンダードセル方式
の半導体集積回路において、前記インタフェースブロッ
ク間の空領域に配置され形状が専用設計された少なくと
も１個の内部機能セルを含むことを特徴とする。The present invention includes an internal cell area in which a plurality of internal functional cells of a fixed shape for circuit configuration are arranged, and a plurality of interface blocks including external functional cells that surround this internal cell area and are arranged on the outer periphery of a chip. The standard cell type semiconductor integrated circuit is characterized in that it includes at least one internal functional cell whose shape is specially designed and arranged in the empty area between the interface blocks.

〔作用〕[Effect]

本発明は、従来空領域が発生してもそのままにしておい
たのに対し、前記空領域に配置するために専用設計され
た内部機能セルを有している。The present invention has an internal functional cell specially designed to be placed in the empty area, whereas in the past, even if an empty area occurs, it is left as is.

従って、チップ全体の集積度を高めることが可能となる
。Therefore, it becomes possible to increase the degree of integration of the entire chip.

〔実施例〕〔Example〕

以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の第一実施例を示すパターンレイアウト
図である。FIG. 1 is a pattern layout diagram showing a first embodiment of the present invention.

本実施例は、回路構成用の一定形状の複数の図外の内部
機能セルが配置された内部領域３と、この内部領域３を
囲んでチップ１０の外周に配置された図外の外部機能セ
ルを含む複数のインタフェースブロック２とを備えたス
タンダードセル方式の半導体集積回路において、 本発明の特徴とするところの、形状が専用設計されイン
タフェースブロック２間の空領域４に配置された複数の
内部機能セル１を含んでいる。This embodiment includes an internal region 3 in which a plurality of internal functional cells (not shown) of a fixed shape for circuit configuration are arranged, and external functional cells (not shown) arranged around the outer periphery of the chip 10 surrounding this internal region 3. In a standard cell type semiconductor integrated circuit equipped with a plurality of interface blocks 2 including a plurality of interface blocks 2, the present invention is characterized by a plurality of internal functions whose shapes are specially designed and arranged in empty areas 4 between the interface blocks 2. Contains cell 1.

ここで、内部機能セル１は、高さがインタフェースブロ
ック２の高さと同じかインタフェースブロック２より小
さく設計され、配置配線時には、インタフェースブロッ
ク２と内部領域３内の図外の機能セルとを配線するのと
同様に行う。Here, the internal functional cell 1 is designed to have the same height as the interface block 2 or smaller than the interface block 2, and at the time of placement and wiring, the interface block 2 and an unillustrated functional cell in the internal area 3 are wired. Do the same as.

第４図は、チップ１０の一辺の長さがｌＱｍｍの正方形
のスタンダードセル方式の半導体集積回路におけるイン
タフェースブロック２の数と空領域４との関係を示す特
性図である。なお、インタフェースブロック２の幅はＱ
、２ｔｎｍ、高さは１ｍｍ、チップ１０の各コーナー１
ｍｍ口の領域には内部機能セル１もインタフェースブロ
ック２も置けないものとする。すなわち、インタフェー
スブロック２と空領域４とが占める面積は、 １＋ｔｏｍｘ　（１０ｍｍ　−２ｍｍ）　　Ｘ　４　＝
３２ｍｍ２となる。例えば、インタフェースブロック２
が８０個のとき、空領域４は１５ｍｍ”　になり、この
空領域４に内部機能セルｌを配置したとしてチップサイ
ズを計算すると約９２ｍｍ口になる。従って、この場合
チップ面積は、 に減少する。すなわち、チップ全体の集積度を高めるこ
とができる。FIG. 4 is a characteristic diagram showing the relationship between the number of interface blocks 2 and the empty area 4 in a square standard cell type semiconductor integrated circuit with each side of the chip 10 having a length of 1Q mm. Note that the width of interface block 2 is Q
, 2tnm, height 1mm, each corner 1 of chip 10
It is assumed that neither the internal functional cell 1 nor the interface block 2 can be placed in the area of the mm opening. That is, the area occupied by the interface block 2 and the empty area 4 is 1+tomx (10mm - 2mm) x 4 =
It becomes 32mm2. For example, interface block 2
When there are 80 cells, the empty area 4 is 15 mm'', and if the internal functional cell l is placed in this empty area 4, the chip size is calculated to be approximately 92 mm. Therefore, in this case, the chip area is reduced to In other words, the degree of integration of the entire chip can be increased.

第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図である。第２図において、５はパッド、６は外
部機能セノペおよび７は外部機能セルとパッドとを結ぶ
配線であり、インタフェースブロック２はバッド５と外
部機能セル６とによって構成される。FIG. 2 is a pattern layout diagram showing the main parts of a second embodiment of the present invention. In FIG. 2, 5 is a pad, 6 is an external function cell, and 7 is a wiring connecting the external function cell and the pad, and the interface block 2 is constituted by the pad 5 and the external function cell 6.

第１図の第一実施例では、バッド５と外部機能セル６と
が一体となっており、パッド位置に合わせて置かれる外
部機能セル６の間に、専用設計した内部機能セル１を配
置するが、第２図のように、外部機能セル６をチップの
辺の端にすき間なく配置し、バッド５のみ所定の位置に
配置し、配線７で接続することで大きな空領域４が得ら
れ、比較的大規模な内部機能セル１を配置することがで
きる。In the first embodiment shown in FIG. 1, a pad 5 and an external functional cell 6 are integrated, and a specially designed internal functional cell 1 is placed between the external functional cells 6 placed in accordance with the pad positions. However, as shown in FIG. 2, a large empty area 4 can be obtained by arranging the external functional cells 6 at the edges of the sides of the chip without gaps, arranging only the pads 5 at predetermined positions, and connecting them with wiring 7. A relatively large-scale internal functional cell 1 can be arranged.

〔発明の効果〕〔Effect of the invention〕

ゑ上説明したように、本発明は、インタフェースブロッ
ク間にできる空領域に、形状を専用設計した内部機能セ
ルを配置することにより、チップ全体の集積度を高める
効果がある。As described above, the present invention has the effect of increasing the degree of integration of the entire chip by arranging internal functional cells whose shapes are specially designed in the empty areas created between the interface blocks.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第一実施例を示すパターンレイアウト
図。 第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図。 第３図は従来例を示すパターンレイアウト図。 第４図はインタフェースブロック数と空領域との関係を
示す特性図。 ｌ・・・ＭＪ４能セル、２・・・インタフェースブロッ
ク、３・・・内部領域、４・・・空領域、５・・・パッ
ド、６・・・外部機能セル、７・・・配線、１０・・・
チップ。FIG. 1 is a pattern layout diagram showing a first embodiment of the present invention. FIG. 2 is a pattern layout diagram showing the main parts of a second embodiment of the present invention. FIG. 3 is a pattern layout diagram showing a conventional example. FIG. 4 is a characteristic diagram showing the relationship between the number of interface blocks and empty area. 1...MJ4 functional cell, 2...Interface block, 3...Internal area, 4...Empty area, 5...Pad, 6...External functional cell, 7...Wiring, 10 ...
Chip.

Claims (1)

【特許請求の範囲】 １、回路構成用の一定形状の複数の内部機能セルが配置
された内部セル領域と、この内部セル領域を囲んでチッ
プ外周に配置された外部機能セルを含む複数のインタフ
ェースブロックとを備えたスタンダードセル方式の半導
体集積回路において、前記インタフェースブロック間の
空領域に配置され形状が専用設計された少なくとも１個
の内部機能セルを含む ことを特徴とする半導体集積回路。[Claims] 1. An internal cell region in which a plurality of internal functional cells of a fixed shape for circuit configuration are arranged, and a plurality of interfaces including external functional cells arranged on the outer periphery of the chip surrounding this internal cell region. 1. A standard cell type semiconductor integrated circuit comprising at least one internal functional cell whose shape is specially designed and arranged in a vacant area between the interface blocks.