JPH02172255A - Method for packaging semiconductor integrated circuit - Google Patents

Abstract

PURPOSE:To simplify logic change and effectively utilize auxiliary gates by a method wherein auxiliary gates are placed at four corners of each of a plurality of rectangular blocks in terms of functions while gates having NAND, NOR and NOT functions are prepared as the reserve gates. CONSTITUTION:The whole circuit is divided into a plurality of blocks 1 in terms of functions, and auxiliary gates 3 are placed at four corners of the rectangular block region 1 while the auxiliary gates 3 to be directly wired are not placed at the same corner but a NAND gate, a NOR gate and a NOT gate which may be frequently used as auxiliary gates 3 are selected. Since the auxiliary gates 3 in the block region 1 are thus placed at four corners and the auxiliary gates 3 to be directly wires are not placed at the same corner, an interval between the auxiliary gates 3 can be large so that wiring 6 is made not on a diffusion layer but on a metal layer. Therefore, a small change in logic can be coped with by utilization of the auxiliary gates 3 by changing a metal layer mask and/or change in wiring 6 between the gates. This simplifies change in logic and enhances utilization of the auxiliary gates.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビルディング・ブロック方式半導体集積回路
の実装方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a mounting method for a building block type semiconductor integrated circuit.

〔従来の技術〕[Conventional technology]

従来の技術では、例えば特開昭５７−１９０３４３号公
報に記載のように、半導体集積回路において、論理変更
対策用に予備ゲートを散在させ、予備ゲート間を相互に
配線し、論理変更時１こは配線層のマスクを変更し、こ
れに対応する方法があった・ 〔発明が解決しようとする課題〕 上記従来技術では、予備ゲートの配置は特に指定が無く
、自動配置プログラムにより、予備ゲートが近接配置さ
れた場合、配線チャンネルの余裕がなく、メタル層のみ
で、論理変更が行なえなくなる問題があった。In the conventional technology, for example, as described in Japanese Patent Laid-Open No. 57-190343, in a semiconductor integrated circuit, spare gates are scattered as a countermeasure against logic changes, and the spare gates are interconnected, and when the logic is changed, one gate is connected. There was a method to deal with this by changing the mask of the wiring layer. [Problem to be solved by the invention] In the above-mentioned conventional technology, there is no particular designation for the placement of the spare gate, and an automatic placement program allows the spare gate to be placed. When they are placed close together, there is a problem that there is no room for wiring channels, and logic cannot be changed using only the metal layer.

また、予備ゲートの選定が適切でないと、論理変更の時
、利用できるゲートが少ないという問題がある。Furthermore, if the selection of spare gates is not appropriate, there is a problem that there are few gates that can be used when changing the logic.

本発明の目的は、半導体集積回路の論理変更を容易にし
、かつ、予備ゲートを有効に活用できるようにすること
にある。SUMMARY OF THE INVENTION An object of the present invention is to facilitate logic changes in a semiconductor integrated circuit and to make effective use of spare gates.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的は、ビルディング・ブロック方式半導体集積回
路において、回路全体を機能を考慮した複数のブロック
に分割し、矩形のブロック領域の四隅に予備ゲートを配
置し、また、直接配線される予備ゲート同士を、同一の
隅には配置させないこと、さらに予備ゲートとして使用
頻度の高いＮＡＮＤゲート、ＮＯＲゲート、ＮＯＴゲー
トを選定することにより、達成される。The above purpose is to divide the entire circuit into multiple blocks considering functions in a building block type semiconductor integrated circuit, place spare gates at the four corners of a rectangular block area, and connect spare gates that are directly wired together. , by not arranging them in the same corner, and by selecting frequently used NAND gates, NOR gates, and NOT gates as spare gates.

〔作用〕[Effect]

ブロック領域内の予備ゲートの配置は四隅とし、直接配
線される予備ゲート同士は同一の隅に配置させないこと
で、予備ゲート同士の間隔が大きくとれるため、配線は
拡散層ではなく、メタル層で行なわれる可能性が大きく
なり、小規模の論理変更ならば、メタル層マスクの変更
による予備ゲートの活用・ゲート間配線の変更により対
処できる。The spare gates in the block area are placed in the four corners, and the spare gates that are directly wired are not placed in the same corner. This allows for a large gap between the spare gates, so wiring is done in a metal layer instead of a diffusion layer. If it is a small-scale logic change, it can be handled by changing the metal layer mask, using spare gates, or changing the wiring between gates.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面により説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第２図において、半導体集積回路チップ７には、複数の
ブロック８が配列されている。ブロック８の形状は矩形
である。ブロック８の間は、ブロック間配線９で接続す
る。In FIG. 2, a plurality of blocks 8 are arranged on a semiconductor integrated circuit chip 7. As shown in FIG. The shape of block 8 is rectangular. The blocks 8 are connected by inter-block wiring 9.

第１図において、ブロック１は、第２のブロック８を取
り出し、内部構成を示したものである。In FIG. 1, block 1 shows the internal configuration of second block 8 taken out.

ブロック１は、セル２の複数個の組み合わせで構成され
ている。セル２は、トランジスタ、抵抗、コンデンサを
組み合わせたもので、機能としては、１個あるいは、複
数個の論理ゲートを有する。ブロック１内において、セ
ル２は列状に配列されており、セル列４と称する。セル
２の間は、ブロック内配線５で接続する。Block 1 is composed of a plurality of combinations of cells 2. The cell 2 is a combination of a transistor, a resistor, and a capacitor, and functions as one or more logic gates. Within the block 1, the cells 2 are arranged in columns, referred to as cell columns 4. Cells 2 are connected by intra-block wiring 5.

第１図により、本発明を説明する。予備セル３は、ブロ
ック１の四隅に配置する。予備セル３の間は、相互に予
備セル間のブロック配線６で接続する。直接信号のつな
がる予備セル３同士は、ブロック１の同じ隅には配置し
ない。このように予備セル３を配置することで、セル列
４を飛び越えた配線が必要になり、予備セル間のブロッ
ク内配線は６は、拡散層を使用せず、メタル層が使用さ
れる。The present invention will be explained with reference to FIG. Spare cells 3 are placed at the four corners of block 1. The spare cells 3 are connected to each other by block wiring lines 6 between the spare cells. Spare cells 3 that have direct signal connections are not placed in the same corner of block 1. By arranging the spare cells 3 in this way, wiring that goes beyond the cell rows 4 is required, and for the intra-block wiring 6 between the spare cells, a metal layer is used instead of a diffusion layer.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、ビルディング・ブロック方式半導体集
積回路の論理変更を行なう必要が生じた時、予備ゲート
で足りる範囲の変更ならば、予備ゲート間は相互にメタ
ル層のみで配線されているので、拡散層は従来通りで、
メタル層の配線のみを変更し、論理変更に対処できる。According to the present invention, when it becomes necessary to change the logic of a building block type semiconductor integrated circuit, if the change is within the range where spare gates are sufficient, the spare gates are interconnected with only metal layers. The diffusion layer is the same as before.
Logic changes can be handled by changing only the metal layer wiring.

また、予備ゲートとして、使用頻度の高いＮＡＮＤゲー
ト、ＮＯＲゲート、ＮＯＴゲートを選定したので、論理
変更で使用できない予備ゲートが生じる可能性が少なく
、半導体集積回路を拡散層から作り直し、ゲートを追加
する必要性が減少する。In addition, since we have selected NAND gates, NOR gates, and NOT gates that are frequently used as spare gates, there is less possibility that unusable spare gates will be created due to logic changes, and it is possible to rebuild the semiconductor integrated circuit from the diffusion layer and add gates. The need decreases.

以上により、半導体集積回路の論理変更に要する期間お
よび費用の大幅低減が可能になる。As a result of the above, it is possible to significantly reduce the time and cost required for changing the logic of a semiconductor integrated circuit.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例の半導体集積回路のブロック
構成図、第２図は半導体集積回路の構成図である、 １・・・ブロック、２・・・セル、３・・・予備セル、
４・・・セル列、５・・・ブロック内線、６・・・予備
セル間のブロック内配線、７・・・半導体集積回路チッ
プ、８・・・ブロック、９・・・ブロック間配線。 纂１図 ８−７パロ・ツク 美　２　ダFIG. 1 is a block configuration diagram of a semiconductor integrated circuit according to an embodiment of the present invention, and FIG. 2 is a configuration diagram of the semiconductor integrated circuit. 1...Block, 2...Cell, 3...Spare cell ,
4... Cell row, 5... Block internal line, 6... Intra-block wiring between spare cells, 7... Semiconductor integrated circuit chip, 8... Block, 9... Inter-block wiring. Volume 1 Figure 8-7 Paro Tsukumi 2 Da

Claims (1)

【特許請求の範囲】[Claims] １、多数のゲートを相互に接続した半導体集積回路にお
いて、前記ゲートの一部を予備ゲートとし、前記予備ゲ
ート相互間を配線により接続し、前記予備ゲートは、前
記半導体集積回路を機能毎に矩形をした複数のブロック
に分割した前記ブロックの四隅に配置し、前記予備ゲー
トとしてＮＡＮＤ、ＮＯＲ、ＮＯＴの機能を有するゲー
トを用意したことを特徴とする半導体集積回路実装方式
。1. In a semiconductor integrated circuit in which a large number of gates are interconnected, some of the gates are used as spare gates, the spare gates are connected by wiring, and the spare gates form the semiconductor integrated circuit into rectangular shapes for each function. A semiconductor integrated circuit mounting method, characterized in that gates having NAND, NOR, and NOT functions are arranged at four corners of the blocks divided into a plurality of blocks, and have NAND, NOR, and NOT functions as the spare gates.