JPH0522110A - 出力回路 - Google Patents
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- JPH0522110A JPH0522110A JP3198648A JP19864891A JPH0522110A JP H0522110 A JPH0522110 A JP H0522110A JP 3198648 A JP3198648 A JP 3198648A JP 19864891 A JP19864891 A JP 19864891A JP H0522110 A JPH0522110 A JP H0522110A
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- output
- signal
- output signal
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Abstract
(57)【要約】
【目的】 消費電力を低減することができる出力回路を
提供する。 【構成】 イネーブル信号ＥＮがロウレベルであると
き、Ｐｃｈトランジスタ８及びＮｃｈトランジスタ９が
共にオフ状態になる。このとき、ＮＡＮＤゲート６の出
力信号ａがロウレベルであるため、Ｐｃｈトランジスタ
７はオン状態になる。これにより、出力端子はＰｃｈト
ランジスタ７を介してプルアップされる。一方、イネー
ブル信号ＥＮがハイレベルであるとき、出力端子には入
力信号ＩＮと同相の出力信号ＯＵＴが出力される。この
とき、ＮＡＮＤゲート６の出力信号ａがハイレベルであ
るため、Ｐｃｈトランジスタ７はオフ状態である。従っ
て、電源ＶDDと接地ＧＮＤとの間に貫通電流が流れるこ
とを防止でき、消費電力を低減することができる。
提供する。 【構成】 イネーブル信号ＥＮがロウレベルであると
き、Ｐｃｈトランジスタ８及びＮｃｈトランジスタ９が
共にオフ状態になる。このとき、ＮＡＮＤゲート６の出
力信号ａがロウレベルであるため、Ｐｃｈトランジスタ
７はオン状態になる。これにより、出力端子はＰｃｈト
ランジスタ７を介してプルアップされる。一方、イネー
ブル信号ＥＮがハイレベルであるとき、出力端子には入
力信号ＩＮと同相の出力信号ＯＵＴが出力される。この
とき、ＮＡＮＤゲート６の出力信号ａがハイレベルであ
るため、Ｐｃｈトランジスタ７はオフ状態である。従っ
て、電源ＶDDと接地ＧＮＤとの間に貫通電流が流れるこ
とを防止でき、消費電力を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明はプルアップ抵抗又はプル
ダウン抵抗を使用する場合に消費電力を低減する機能を
備えた出力回路に関する。
ダウン抵抗を使用する場合に消費電力を低減する機能を
備えた出力回路に関する。
【０００２】
【従来の技術】図６はプルアップ抵抗を使用した従来の
出力回路を示す回路図、図７はプルダウン抵抗を使用し
た従来の出力回路を示す回路図である。
出力回路を示す回路図、図７はプルダウン抵抗を使用し
た従来の出力回路を示す回路図である。
【０００３】ＮＡＮＤゲート２は一方の入力端に入力信
号ＩＮを入力し、他方の入力端にイネーブル信号ＥＮを
入力し、双方のＮＡＮＤをとって出力する。インバータ
ゲート３はイネーブル信号ＥＮを入力し、これを反転し
て出力する。ＮＯＲゲート４は一方の入力端に入力信号
ＩＮを入力し、他方の入力端にインバータゲート３の出
力信号を入力し、双方のＮＯＲをとって出力する。Ｐｃ
ｈトランジスタ８はソースが電源ＶDDに接続され、ＮＡ
ＮＤゲート２の出力信号をゲート入力する。Ｎｃｈトラ
ンジスタ９はソースが接地ＧＮＤに接続され、ＮＯＲゲ
ート４の出力信号をゲート入力する。出力端子はトラン
ジスタ８，９のドレインに共通接続されている。
号ＩＮを入力し、他方の入力端にイネーブル信号ＥＮを
入力し、双方のＮＡＮＤをとって出力する。インバータ
ゲート３はイネーブル信号ＥＮを入力し、これを反転し
て出力する。ＮＯＲゲート４は一方の入力端に入力信号
ＩＮを入力し、他方の入力端にインバータゲート３の出
力信号を入力し、双方のＮＯＲをとって出力する。Ｐｃ
ｈトランジスタ８はソースが電源ＶDDに接続され、ＮＡ
ＮＤゲート２の出力信号をゲート入力する。Ｎｃｈトラ
ンジスタ９はソースが接地ＧＮＤに接続され、ＮＯＲゲ
ート４の出力信号をゲート入力する。出力端子はトラン
ジスタ８，９のドレインに共通接続されている。
【０００４】そして、図６においては、プルアップ用の
抵抗１３は一端が電源ＶDDに接続され、他端が前記出力
端子に接続されている。一方、図７においては、プルダ
ウン用の抵抗１４は一端が接地ＧＮＤに接続され、他端
が前記出力端子に接続されている。
抵抗１３は一端が電源ＶDDに接続され、他端が前記出力
端子に接続されている。一方、図７においては、プルダ
ウン用の抵抗１４は一端が接地ＧＮＤに接続され、他端
が前記出力端子に接続されている。
【０００５】次に、上述した従来の出力回路の動作につ
いて説明する。先ず、イネーブル信号ＥＮがハイレベル
であるとき、ＮＡＮＤゲート２及びＮＯＲゲート４はイ
ンバータゲートとして動作するため、出力端子には入力
信号ＩＮと同相の出力信号ＯＵＴが出力される。次に、
イネーブル信号ＥＮがロウレベルであるときには、Ｐｃ
ｈトランジスタ８及びＮｃｈトランジスタ９が共にオフ
状態になる。このため、図６に示す出力回路において
は、出力端子が抵抗１３を介してプルアップされて出力
信号ＯＵＴはハイレベルになる。一方、図７に示す出力
回路においては、出力端子が抵抗１４を介してプルダウ
ンされて出力信号ＯＵＴはロウレベルになる。
いて説明する。先ず、イネーブル信号ＥＮがハイレベル
であるとき、ＮＡＮＤゲート２及びＮＯＲゲート４はイ
ンバータゲートとして動作するため、出力端子には入力
信号ＩＮと同相の出力信号ＯＵＴが出力される。次に、
イネーブル信号ＥＮがロウレベルであるときには、Ｐｃ
ｈトランジスタ８及びＮｃｈトランジスタ９が共にオフ
状態になる。このため、図６に示す出力回路において
は、出力端子が抵抗１３を介してプルアップされて出力
信号ＯＵＴはハイレベルになる。一方、図７に示す出力
回路においては、出力端子が抵抗１４を介してプルダウ
ンされて出力信号ＯＵＴはロウレベルになる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路においては、イネーブル信号ＥＮ及び
入力信号ＩＮの状態に拘らず、常にプルアップ状態又は
プルダウン状態を維持している。このため、プルアップ
用の抵抗１３を使用した場合にはイネーブル信号ＥＮが
ハイレベルであって入力信号ＩＮがロウレベルであると
きに、又はプルダウン用の抵抗１４を使用した場合には
イネーブル信号ＥＮがハイレベルであって入力信号ＩＮ
がロウレベルであるときに、電源ＶDDと接地ＧＮＤとの
間に貫通電流が流れる。これにより、消費電力が増大す
るという問題点がある。
た従来の出力回路においては、イネーブル信号ＥＮ及び
入力信号ＩＮの状態に拘らず、常にプルアップ状態又は
プルダウン状態を維持している。このため、プルアップ
用の抵抗１３を使用した場合にはイネーブル信号ＥＮが
ハイレベルであって入力信号ＩＮがロウレベルであると
きに、又はプルダウン用の抵抗１４を使用した場合には
イネーブル信号ＥＮがハイレベルであって入力信号ＩＮ
がロウレベルであるときに、電源ＶDDと接地ＧＮＤとの
間に貫通電流が流れる。これにより、消費電力が増大す
るという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、消費電力を低減することができる出力回路
を提供することを目的とする。
のであって、消費電力を低減することができる出力回路
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る出力回路
は、イネーブル信号及び入力信号を入力するＮＡＮＤゲ
ートと、前記イネーブル信号の反転信号及び前記入力信
号を入力するＮＯＲゲートと、ソースが電源端子に接続
されドレインが出力端子に接続され前記ＮＡＮＤゲート
の出力信号をゲート入力する第１のＰチャネルトランジ
スタと、ソースが接地端子に接続されドレインが前記出
力端子に接続され前記ＮＯＲゲートの出力信号をゲート
入力する第１のＮチャネルトランジスタと、ソースが電
源端子又は接地端子に接続されドレインが前記出力端子
に接続され前記ＮＡＮＤゲートの出力信号及び前記ＮＯ
Ｒゲートの出力信号に基づいて動作する第２のＰチャネ
ルトランジスタ又は第２のＮチャネルトランジスタとを
有することを特徴とする。
は、イネーブル信号及び入力信号を入力するＮＡＮＤゲ
ートと、前記イネーブル信号の反転信号及び前記入力信
号を入力するＮＯＲゲートと、ソースが電源端子に接続
されドレインが出力端子に接続され前記ＮＡＮＤゲート
の出力信号をゲート入力する第１のＰチャネルトランジ
スタと、ソースが接地端子に接続されドレインが前記出
力端子に接続され前記ＮＯＲゲートの出力信号をゲート
入力する第１のＮチャネルトランジスタと、ソースが電
源端子又は接地端子に接続されドレインが前記出力端子
に接続され前記ＮＡＮＤゲートの出力信号及び前記ＮＯ
Ｒゲートの出力信号に基づいて動作する第２のＰチャネ
ルトランジスタ又は第２のＮチャネルトランジスタとを
有することを特徴とする。
【０００９】
【作用】本発明においては、第２のＰチャネルトランジ
スタ及び第２のＮチャネルトランジスタのオン抵抗を夫
々プルアップ抵抗及びプルダウン抵抗として使用する。
スタ及び第２のＮチャネルトランジスタのオン抵抗を夫
々プルアップ抵抗及びプルダウン抵抗として使用する。
【００１０】出力端子をプルアップする場合は、電源端
子と出力端子との間に第２のＰチャネルトランジスタを
接続し、イネーブル信号に基づいて第１のＰチャネルト
ランジスタ及び第１のＮチャネルトランジスタが共にオ
フ状態であるときに、前記第２のＰチャネルトランジス
タはＮＡＮＤゲートの出力信号及びＮＯＲゲートの出力
信号に基づいてオン状態にする。これにより、前記出力
端子は前記第２のＰチャネルトランジスタを介してプル
アップされる。一方、前記第１のＰチャネルトランジス
タ又は前記第１のＮチャネルトランジスタがオン状態で
あるときには、前記第２のＰチャネルトランジスタは前
記ＮＡＮＤゲートの出力信号及び前記ＮＯＲゲートの出
力信号に基づいてオフ状態にする。これにより、プルア
ップ抵抗を介して電源端子と接地端子との間に貫通電流
が流れることを防止できるので、消費電力を低減するこ
とができる。
子と出力端子との間に第２のＰチャネルトランジスタを
接続し、イネーブル信号に基づいて第１のＰチャネルト
ランジスタ及び第１のＮチャネルトランジスタが共にオ
フ状態であるときに、前記第２のＰチャネルトランジス
タはＮＡＮＤゲートの出力信号及びＮＯＲゲートの出力
信号に基づいてオン状態にする。これにより、前記出力
端子は前記第２のＰチャネルトランジスタを介してプル
アップされる。一方、前記第１のＰチャネルトランジス
タ又は前記第１のＮチャネルトランジスタがオン状態で
あるときには、前記第２のＰチャネルトランジスタは前
記ＮＡＮＤゲートの出力信号及び前記ＮＯＲゲートの出
力信号に基づいてオフ状態にする。これにより、プルア
ップ抵抗を介して電源端子と接地端子との間に貫通電流
が流れることを防止できるので、消費電力を低減するこ
とができる。
【００１１】出力端子をプルダウンする場合は、接地端
子と出力端子との間に第２のＮチャネルトランジスタを
接続し、イネーブル信号に基づいて第１のＰチャネルト
ランジスタ及び第１のＮチャネルトランジスタが共にオ
フ状態であるときに、前記第２のＮチャネルトランジス
タはＮＡＮＤゲートの出力信号及びＮＯＲゲートの出力
信号に基づいてオン状態にする。これにより、前記出力
端子は前記第２のＮチャネルトランジスタを介してプル
ダウンされる。一方、前記第１のＰチャネルトランジス
タ又は前記第１のＮチャネルトランジスタがオン状態で
あるときには、前記第２のＮチャネルトランジスタは前
記ＮＡＮＤゲートの出力信号及び前記ＮＯＲゲートの出
力信号に基づいてオフ状態にする。これにより、プルダ
ウン抵抗を介して電源端子と接地端子との間に貫通電流
が流れることを防止できるので、消費電力を低減するこ
とができる。
子と出力端子との間に第２のＮチャネルトランジスタを
接続し、イネーブル信号に基づいて第１のＰチャネルト
ランジスタ及び第１のＮチャネルトランジスタが共にオ
フ状態であるときに、前記第２のＮチャネルトランジス
タはＮＡＮＤゲートの出力信号及びＮＯＲゲートの出力
信号に基づいてオン状態にする。これにより、前記出力
端子は前記第２のＮチャネルトランジスタを介してプル
ダウンされる。一方、前記第１のＰチャネルトランジス
タ又は前記第１のＮチャネルトランジスタがオン状態で
あるときには、前記第２のＮチャネルトランジスタは前
記ＮＡＮＤゲートの出力信号及び前記ＮＯＲゲートの出
力信号に基づいてオフ状態にする。これにより、プルダ
ウン抵抗を介して電源端子と接地端子との間に貫通電流
が流れることを防止できるので、消費電力を低減するこ
とができる。
【００１２】なお、本発明においては、第２のＰチャネ
ルトランジスタ及び第２のＮチャネルトランジスタに夫
々所定の抵抗値を有する抵抗を直列接続することにより
プルアップ抵抗及びプルダウン抵抗を構成することがで
きる。
ルトランジスタ及び第２のＮチャネルトランジスタに夫
々所定の抵抗値を有する抵抗を直列接続することにより
プルアップ抵抗及びプルダウン抵抗を構成することがで
きる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１及び図２は夫々本発明の第１及び第２
の実施例に係る出力回路を示す回路図である。なお、第
１及び第２の実施例は低消費電力用回路が相互に異なる
ものである。
の実施例に係る出力回路を示す回路図である。なお、第
１及び第２の実施例は低消費電力用回路が相互に異なる
ものである。
【００１５】ＮＡＮＤゲート２は一方の入力端に入力信
号ＩＮを入力し、他方の入力端にイネーブル信号ＥＮを
入力し、双方のＮＡＮＤをとって出力する。インバータ
ゲート３はイネーブル信号ＥＮを入力し、これを反転し
て出力する。ＮＯＲゲート４は一方の入力端に入力信号
ＩＮを入力し、他方の入力端にインバータゲート３の出
力信号を入力し、双方のＮＯＲをとって出力する。Ｐｃ
ｈトランジスタ８はソースが電源ＶDDに接続され、ＮＡ
ＮＤゲート２の出力信号をゲート入力する。Ｎｃｈトラ
ンジスタ９はソースが接地ＧＮＤに接続され、ＮＯＲゲ
ート４の出力信号をゲート入力する。出力端子はトラン
ジスタ８，９のドレインに共通接続されている。
号ＩＮを入力し、他方の入力端にイネーブル信号ＥＮを
入力し、双方のＮＡＮＤをとって出力する。インバータ
ゲート３はイネーブル信号ＥＮを入力し、これを反転し
て出力する。ＮＯＲゲート４は一方の入力端に入力信号
ＩＮを入力し、他方の入力端にインバータゲート３の出
力信号を入力し、双方のＮＯＲをとって出力する。Ｐｃ
ｈトランジスタ８はソースが電源ＶDDに接続され、ＮＡ
ＮＤゲート２の出力信号をゲート入力する。Ｎｃｈトラ
ンジスタ９はソースが接地ＧＮＤに接続され、ＮＯＲゲ
ート４の出力信号をゲート入力する。出力端子はトラン
ジスタ８，９のドレインに共通接続されている。
【００１６】図１においては、低消費電力用回路１は以
下に示すように構成されている。即ち、インバータゲー
ト５はＮＯＲゲート４の出力信号を入力し、これを反転
して出力する。ＮＡＮＤゲート６は一方の入力端にイン
バータゲート５の出力信号を入力し、他方の入力端にＮ
ＡＮＤゲート２の出力信号を入力し、双方のＮＡＮＤを
とって出力する。Ｐｃｈトランジスタ７はソースが電源
ＶDDに接続され、ドレインが前記出力端子に接続され、
ＮＡＮＤゲート６の出力信号をゲート入力する。この場
合、Ｐｃｈトランジスタ７のオン抵抗をプルアップ抵抗
として使用する。
下に示すように構成されている。即ち、インバータゲー
ト５はＮＯＲゲート４の出力信号を入力し、これを反転
して出力する。ＮＡＮＤゲート６は一方の入力端にイン
バータゲート５の出力信号を入力し、他方の入力端にＮ
ＡＮＤゲート２の出力信号を入力し、双方のＮＡＮＤを
とって出力する。Ｐｃｈトランジスタ７はソースが電源
ＶDDに接続され、ドレインが前記出力端子に接続され、
ＮＡＮＤゲート６の出力信号をゲート入力する。この場
合、Ｐｃｈトランジスタ７のオン抵抗をプルアップ抵抗
として使用する。
【００１７】一方、図２においては、低消費電力用回路
１０は以下に示すように構成されている。即ち、インバ
ータゲート５はＮＯＲゲート４の出力信号を入力し、こ
れを反転して出力する。ＡＮＤゲート１１は一方の入力
端にインバータゲート５の出力信号を入力し、他方の入
力端にＮＡＮＤゲート２の出力信号を入力し、双方のＡ
ＮＤをとって出力する。Ｎｃｈトランジスタ１２はソー
スが接地ＧＮＤに接続され、ドレインが前記出力端子に
接続され、ＡＮＤゲート１１の出力信号をゲート入力す
る。この場合、Ｎｃｈトランジスタ１２のオン抵抗をプ
ルダウン抵抗として使用する。
１０は以下に示すように構成されている。即ち、インバ
ータゲート５はＮＯＲゲート４の出力信号を入力し、こ
れを反転して出力する。ＡＮＤゲート１１は一方の入力
端にインバータゲート５の出力信号を入力し、他方の入
力端にＮＡＮＤゲート２の出力信号を入力し、双方のＡ
ＮＤをとって出力する。Ｎｃｈトランジスタ１２はソー
スが接地ＧＮＤに接続され、ドレインが前記出力端子に
接続され、ＡＮＤゲート１１の出力信号をゲート入力す
る。この場合、Ｎｃｈトランジスタ１２のオン抵抗をプ
ルダウン抵抗として使用する。
【００１８】次に、上述した第１及び第２の実施例に係
る出力回路の動作について、図３のタイミングチャート
図を参照して説明する。
る出力回路の動作について、図３のタイミングチャート
図を参照して説明する。
【００１９】先ず、イネーブル信号ＥＮがハイレベルで
あるとき、ＮＡＮＤゲート２及びＮＯＲゲート４はイン
バータゲートとして動作するため、出力端子には入力信
号ＩＮと同相の出力信号ＯＵＴが出力される。このと
き、図１に示す第１の実施例に係る出力回路において
は、ＮＡＮＤゲート６の出力信号ａがハイレベルである
ため、Ｐｃｈトランジスタ７はオフ状態である。一方、
図２に示す第２の実施例に係る出力回路においては、Ａ
ＮＤゲート１１の出力信号ｂがロウレベルであるため、
Ｎｃｈトランジスタ１２はオフ状態である。従って、電
源ＶDDと接地ＧＮＤとの間に貫通電流が流れることを防
止でき、消費電流を低減することができる。これに対し
て、図６及び図７に示す従来の出力回路においては、イ
ネーブル信号ＥＮがハイレベルである期間にもプルアッ
プ状態又はプルダウン状態を維持しているため、区間１
７においてリーク電流が発生する。
あるとき、ＮＡＮＤゲート２及びＮＯＲゲート４はイン
バータゲートとして動作するため、出力端子には入力信
号ＩＮと同相の出力信号ＯＵＴが出力される。このと
き、図１に示す第１の実施例に係る出力回路において
は、ＮＡＮＤゲート６の出力信号ａがハイレベルである
ため、Ｐｃｈトランジスタ７はオフ状態である。一方、
図２に示す第２の実施例に係る出力回路においては、Ａ
ＮＤゲート１１の出力信号ｂがロウレベルであるため、
Ｎｃｈトランジスタ１２はオフ状態である。従って、電
源ＶDDと接地ＧＮＤとの間に貫通電流が流れることを防
止でき、消費電流を低減することができる。これに対し
て、図６及び図７に示す従来の出力回路においては、イ
ネーブル信号ＥＮがハイレベルである期間にもプルアッ
プ状態又はプルダウン状態を維持しているため、区間１
７においてリーク電流が発生する。
【００２０】次に、イネーブル信号ＥＮがロウレベルに
なると、Ｐｃｈトランジスタ８及びＮｃｈトランジスタ
９が共にオフ状態になる。このとき、図１に示す第１の
実施例に係る出力回路においては、ＮＡＮＤゲート６の
出力信号ａがロウレベルになるため、Ｐｃｈトランジス
タ７はオン状態になる。これにより、出力端子はＰｃｈ
トランジスタ７を介してプルアップされて、出力信号Ｏ
ＵＴは区間１５においてハイレベルになる。一方、図２
に示す第２の実施例に係る出力回路においては、ＡＮＤ
ゲート１１の出力信号ｂがハイレベルになるため、Ｎｃ
ｈトランジスタ１２はオン状態になる。これにより、出
力端子はＮｃｈトランジスタ１２を介してプルダウンさ
れて、出力信号ＯＵＴは区間１６においてロウレベルに
なる。
なると、Ｐｃｈトランジスタ８及びＮｃｈトランジスタ
９が共にオフ状態になる。このとき、図１に示す第１の
実施例に係る出力回路においては、ＮＡＮＤゲート６の
出力信号ａがロウレベルになるため、Ｐｃｈトランジス
タ７はオン状態になる。これにより、出力端子はＰｃｈ
トランジスタ７を介してプルアップされて、出力信号Ｏ
ＵＴは区間１５においてハイレベルになる。一方、図２
に示す第２の実施例に係る出力回路においては、ＡＮＤ
ゲート１１の出力信号ｂがハイレベルになるため、Ｎｃ
ｈトランジスタ１２はオン状態になる。これにより、出
力端子はＮｃｈトランジスタ１２を介してプルダウンさ
れて、出力信号ＯＵＴは区間１６においてロウレベルに
なる。
【００２１】なお、本実施例においては、低消費電力用
回路１，１０は上記の如く構成したが、ＮＡＮＤゲート
２の出力信号及びＮＯＲゲート４の出力信号に基づいて
プルアップ時又はプルダウン時にのみＰｃｈトランジス
タ７又はＮｃｈトランジスタ１２をオン状態にするもの
であればよく、上記実施例に限定されるものではない。
例えば、低消費電力用回路１においては、ＮＡＮＤゲー
ト２の出力信号を入力するインバータゲートと、このイ
ンバータゲートの出力信号及びＮＯＲゲート４の出力信
号を入力するＯＲゲートとを設け、このＯＲゲートの出
力信号をＰｃｈトランジスタ７にゲート入力することも
できる。
回路１，１０は上記の如く構成したが、ＮＡＮＤゲート
２の出力信号及びＮＯＲゲート４の出力信号に基づいて
プルアップ時又はプルダウン時にのみＰｃｈトランジス
タ７又はＮｃｈトランジスタ１２をオン状態にするもの
であればよく、上記実施例に限定されるものではない。
例えば、低消費電力用回路１においては、ＮＡＮＤゲー
ト２の出力信号を入力するインバータゲートと、このイ
ンバータゲートの出力信号及びＮＯＲゲート４の出力信
号を入力するＯＲゲートとを設け、このＯＲゲートの出
力信号をＰｃｈトランジスタ７にゲート入力することも
できる。
【００２２】また、Ｐｃｈトランジスタ７及びＮｃｈト
ランジスタ１２としては高抵抗のものを使用する必要が
あるが、そのサイズが変更できない場合には、図４及び
図５に示すように、Ｐｃｈトランジスタ７及びＮｃｈト
ランジスタ１２に夫々プルアップ用の抵抗１３及びプル
ダウン用の抵抗１４を直列接続することができる。この
場合、Ｐｃｈトランジスタ７及びＮｃｈトランジスタ１
２はスイッチとして機能し、抵抗１３及び抵抗１４は夫
々プルアップ抵抗及びプルダウン抵抗を担持する。
ランジスタ１２としては高抵抗のものを使用する必要が
あるが、そのサイズが変更できない場合には、図４及び
図５に示すように、Ｐｃｈトランジスタ７及びＮｃｈト
ランジスタ１２に夫々プルアップ用の抵抗１３及びプル
ダウン用の抵抗１４を直列接続することができる。この
場合、Ｐｃｈトランジスタ７及びＮｃｈトランジスタ１
２はスイッチとして機能し、抵抗１３及び抵抗１４は夫
々プルアップ抵抗及びプルダウン抵抗を担持する。
【００２３】
【発明の効果】以上説明したように本発明によれば、出
力端子に接続されるプルアップ抵抗又はプルダウン抵抗
に第２のＰチャネルトランジスタ又は第２のＮチャネル
トランジスタのオン抵抗を使用してスイッチング機能を
付与したから、電源端子と接地端子との間に貫通電流が
流れることを防止できる。従って、出力回路の消費電力
を低減することができる。
力端子に接続されるプルアップ抵抗又はプルダウン抵抗
に第２のＰチャネルトランジスタ又は第２のＮチャネル
トランジスタのオン抵抗を使用してスイッチング機能を
付与したから、電源端子と接地端子との間に貫通電流が
流れることを防止できる。従って、出力回路の消費電力
を低減することができる。
【図１】本発明の第１の実施例に係る出力回路を示す回
路図である。
路図である。
【図２】本発明の第２の実施例に係る出力回路を示す回
路図である。
路図である。
【図３】第１及び第２の実施例並びに従来例に係る出力
回路の動作を示すタイミングチャート図である。
回路の動作を示すタイミングチャート図である。
【図４】第１の実施例にプルアップ用の抵抗を付加した
第３の実施例に係る出力回路を示す回路図である。
第３の実施例に係る出力回路を示す回路図である。
【図５】第２の実施例にプルダウン用の抵抗を付加した
第４の実施例に係る出力回路を示す回路図である。
第４の実施例に係る出力回路を示す回路図である。
【図６】プルアップ抵抗を使用した従来の出力回路を示
す回路図である。
す回路図である。
【図７】プルダウン抵抗を使用した従来の出力回路を示
す回路図である。
す回路図である。
１，１０；低消費電力用回路
２，６；ＮＡＮＤゲート
３，５；インバータゲート
４；ＮＯＲゲート
７，８；Ｐｃｈトランジスタ
９，１２；Ｎｃｈトランジスタ
１１；ＡＮＤゲート
１３，１４；抵抗
Claims (2)
- 【請求項１】 イネーブル信号及び入力信号を入力する
ＮＡＮＤゲートと、前記イネーブル信号の反転信号及び
前記入力信号を入力するＮＯＲゲートと、ソースが電源
端子に接続されドレインが出力端子に接続され前記ＮＡ
ＮＤゲートの出力信号をゲート入力する第１のＰチャネ
ルトランジスタと、ソースが接地端子に接続されドレイ
ンが前記出力端子に接続され前記ＮＯＲゲートの出力信
号をゲート入力する第１のＮチャネルトランジスタと、
ソースが電源端子に接続されドレインが前記出力端子に
接続され前記ＮＡＮＤゲートの出力信号及び前記ＮＯＲ
ゲートの出力信号に基づいて動作する第２のＰチャネル
トランジスタとを有することを特徴とする出力回路。 - 【請求項２】 イネーブル信号及び入力信号を入力する
ＮＡＮＤゲートと、前記イネーブル信号の反転信号及び
前記入力信号を入力するＮＯＲゲートと、ソースが電源
端子に接続されドレインが出力端子に接続され前記ＮＡ
ＮＤゲートの出力信号をゲート入力する第１のＰチャネ
ルトランジスタと、ソースが接地端子に接続されドレイ
ンが前記出力端子に接続され前記ＮＯＲゲートの出力信
号をゲート入力する第１のＮチャネルトランジスタと、
ソースが接地端子に接続されドレインが前記出力端子に
接続され前記ＮＡＮＤゲートの出力信号及び前記ＮＯＲ
ゲートの出力信号に基づいて動作する第２のＮチャネル
トランジスタとを有することを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198648A JPH0522110A (ja) | 1991-07-12 | 1991-07-12 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198648A JPH0522110A (ja) | 1991-07-12 | 1991-07-12 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522110A true JPH0522110A (ja) | 1993-01-29 |
Family
ID=16394712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198648A Pending JPH0522110A (ja) | 1991-07-12 | 1991-07-12 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522110A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004559A (ja) * | 2004-06-18 | 2006-01-05 | Elpida Memory Inc | 半導体記憶装置 |
| JP2008078929A (ja) * | 2006-09-20 | 2008-04-03 | Kenwood Corp | インターフェース回路 |
| US7804331B2 (en) | 2007-06-05 | 2010-09-28 | Nec Electronics Corporation | Semiconductor device |
-
1991
- 1991-07-12 JP JP3198648A patent/JPH0522110A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004559A (ja) * | 2004-06-18 | 2006-01-05 | Elpida Memory Inc | 半導体記憶装置 |
| US7464315B2 (en) | 2004-06-18 | 2008-12-09 | Elpida Memory, Inc. | Semiconductor memory device |
| JP2008078929A (ja) * | 2006-09-20 | 2008-04-03 | Kenwood Corp | インターフェース回路 |
| US7804331B2 (en) | 2007-06-05 | 2010-09-28 | Nec Electronics Corporation | Semiconductor device |
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