JPH03282738A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03282738A JPH03282738A JP2081271A JP8127190A JPH03282738A JP H03282738 A JPH03282738 A JP H03282738A JP 2081271 A JP2081271 A JP 2081271A JP 8127190 A JP8127190 A JP 8127190A JP H03282738 A JPH03282738 A JP H03282738A
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- microprocessor
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- bus
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- Pending
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- 230000010365 information processing Effects 0.000 claims description 14
- 238000012544 monitoring process Methods 0.000 claims description 6
- 230000007257 malfunction Effects 0.000 abstract description 7
- 230000015654 memory Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000008676 import Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサを利用した情報処理装置
に関する。
に関する。
従来、この種の情報処理装置においては、マイクロプロ
セッサの二重化を行っていなかった。これは、二重化の
サポートをしているマイクロプロセッサがほとんど無か
ったことに起因している。
セッサの二重化を行っていなかった。これは、二重化の
サポートをしているマイクロプロセッサがほとんど無か
ったことに起因している。
このように、従来では、マイクロプロセッサの二重化を
行なっていなかったので、マイクロプロセッサ内部での
偶発的な誤動作や故障を検出することができないという
欠点があった。
行なっていなかったので、マイクロプロセッサ内部での
偶発的な誤動作や故障を検出することができないという
欠点があった。
本発明はこのような従来の欠点を改善したもので、その
目的は、誤り検出が可能な信頼度の高い情報処理装置を
提供することにある。
目的は、誤り検出が可能な信頼度の高い情報処理装置を
提供することにある。
本発明の情報処理装置は、通常処理を行うための第１マ
イクロプロセツサと、該第１のマイクロプロセッサと同
期して動作し監視処理を行うための第２のマイクロプロ
セッサと、前記第１のマイクロプロセッサのバス上の情
報と前記第２のマイクロプロセッサのバス上の情報とを
比較する比較手段とを有し、該比較手段における比較結
果が不一致となったときに例外処理要求を発信するよう
になっている。
イクロプロセツサと、該第１のマイクロプロセッサと同
期して動作し監視処理を行うための第２のマイクロプロ
セッサと、前記第１のマイクロプロセッサのバス上の情
報と前記第２のマイクロプロセッサのバス上の情報とを
比較する比較手段とを有し、該比較手段における比較結
果が不一致となったときに例外処理要求を発信するよう
になっている。
なお、比較手段においては、第１のマイクロプロセッサ
がデータバスへ情報を出力する場合に第１のマイクロプ
ロセッサのデータバス上の情報と第２のマイクロプロセ
ッサのデータバス上の情報とを比較するようになっても
良いし、あるいは第１のマイクロプロセッサがバスサイ
クルを起動した場合に第１のマイクロプロセッサのアド
レスバス上の情報と第２のマイクロプロセッサのアドレ
スバス上の情報とを比較するようになっていても良い。
がデータバスへ情報を出力する場合に第１のマイクロプ
ロセッサのデータバス上の情報と第２のマイクロプロセ
ッサのデータバス上の情報とを比較するようになっても
良いし、あるいは第１のマイクロプロセッサがバスサイ
クルを起動した場合に第１のマイクロプロセッサのアド
レスバス上の情報と第２のマイクロプロセッサのアドレ
スバス上の情報とを比較するようになっていても良い。
第１のマイクロプロセッサにおいて処理を行なわせると
きに、これに同期して第２のマイクロプロセッサを動作
させ、比較手段において第１のマイクロプロセッサのバ
ス（データバスまたはアドレスバス）上の情報と第２の
マイクロプロセッサのバス（データバスまたはアドレス
バス）上の情報とを比較し、比較結果が不一致となった
ときには、誤動作、故障が発生したと判断し、例外処理
要求を送信する。
きに、これに同期して第２のマイクロプロセッサを動作
させ、比較手段において第１のマイクロプロセッサのバ
ス（データバスまたはアドレスバス）上の情報と第２の
マイクロプロセッサのバス（データバスまたはアドレス
バス）上の情報とを比較し、比較結果が不一致となった
ときには、誤動作、故障が発生したと判断し、例外処理
要求を送信する。
次に本発明を図面を参照して詳細に説明する。
第１図は本発明の第１の実施例のブロック図である。第
１図の情報処理装置では、通常処理を行なうマイクロプ
ロセッサ１の他に、さらに監視用のマイクロプロセッサ
２が設けられており、２個の汎用のマイクロプロセッサ
１．２を同期して動作させることによりマイクロプロセ
ッサの二重化が行なわれるようになっている。
１図の情報処理装置では、通常処理を行なうマイクロプ
ロセッサ１の他に、さらに監視用のマイクロプロセッサ
２が設けられており、２個の汎用のマイクロプロセッサ
１．２を同期して動作させることによりマイクロプロセ
ッサの二重化が行なわれるようになっている。
通常処理を行うマイクロプロセッサ１には、アドレスバ
ス１０１、データバス１０２、制御信号バス１０３が接
続されており、アドレスバス１０１の一部はデコード回
路９にも与えられ、制御信号バス１０３の情報と組み合
わされて読み出し専用メモリ４、読み書き可能メモリ５
、入出力制御部６の各々のセレクト信号１１０，１１１
，１１２を出力するようになっている。また、アドレス
バス１０１およびデータバス１０２は読み出し専用メモ
リ４、読み書き可能メモリ５、入出力制御部６にも接続
されている。デコード回路９は、マイクロプロセッサ１
が出力したアドレスバス１０１の一部と制御信号バス１
０３を解読してマイクロプロセッサ１が起動したバスサ
イクルを制御するための信号１１５を発生するようにな
っている。
ス１０１、データバス１０２、制御信号バス１０３が接
続されており、アドレスバス１０１の一部はデコード回
路９にも与えられ、制御信号バス１０３の情報と組み合
わされて読み出し専用メモリ４、読み書き可能メモリ５
、入出力制御部６の各々のセレクト信号１１０，１１１
，１１２を出力するようになっている。また、アドレス
バス１０１およびデータバス１０２は読み出し専用メモ
リ４、読み書き可能メモリ５、入出力制御部６にも接続
されている。デコード回路９は、マイクロプロセッサ１
が出力したアドレスバス１０１の一部と制御信号バス１
０３を解読してマイクロプロセッサ１が起動したバスサ
イクルを制御するための信号１１５を発生するようにな
っている。
また、マイクロプロセッサ１、デコード回路９にはクロ
ック発生回路３からのクロック信号１２０が供給され、
更に、マイクロプロセッサ１には外部からリセット信号
１２１、割り込み要求信号１２２が入力するようになっ
ている。
ック発生回路３からのクロック信号１２０が供給され、
更に、マイクロプロセッサ１には外部からリセット信号
１２１、割り込み要求信号１２２が入力するようになっ
ている。
さらに、監視用のマイクロプロセッサ２には、マイクロ
プロセッサ１が起動したバスサイクルを制御するための
信号１１５が入力するようになっており、マイクロプロ
セッサ２のデータバス２０２はバッファ回路７と比較回
路８に接続されている。
プロセッサ１が起動したバスサイクルを制御するための
信号１１５が入力するようになっており、マイクロプロ
セッサ２のデータバス２０２はバッファ回路７と比較回
路８に接続されている。
また、マイクロプロセッサ２にも、マイクロプロセッサ
１と同様に、クロック信号１２０、リセット信号１２１
および割り込み要求信号１２２が入力するようになって
いる。なお、マイクロプロセッサ２のアドレスバス２０
１、制御信号バス２０３はどこにも接続されないように
なっている。
１と同様に、クロック信号１２０、リセット信号１２１
および割り込み要求信号１２２が入力するようになって
いる。なお、マイクロプロセッサ２のアドレスバス２０
１、制御信号バス２０３はどこにも接続されないように
なっている。
次にこのような構成の情報処理装置の動作について説明
する。
する。
デコード回路９は、制御信号バス１０３からの情報によ
って、マイクロプロセッサ１のバスサイクルが入力であ
るか出力であるかを判断する。
って、マイクロプロセッサ１のバスサイクルが入力であ
るか出力であるかを判断する。
［バスサイクルが入力であることを示す場合には、デコ
ード回路９は真の制御入力信号１１３を出力する。バッ
ファ回路７は、その制御入力信号１１３が真である場合
に、読み出し専用メモリ４、読み書き可能メモリ５ある
いは入出力制御部６から読み出したデータバス１０２上
の情報をマイクロプロセッサ２のデータバス２０２へ中
継し、この時点でマイクロプロセッサ２はデータバス２
０２上の情報を取り込む。この動作によりマイクロプロ
セッサ２は、アドレスバス２０１および制御信号バス２
０３を利用することなくマイクロプロセッサ１が得る情
報と等価な情報を得る。
ード回路９は真の制御入力信号１１３を出力する。バッ
ファ回路７は、その制御入力信号１１３が真である場合
に、読み出し専用メモリ４、読み書き可能メモリ５ある
いは入出力制御部６から読み出したデータバス１０２上
の情報をマイクロプロセッサ２のデータバス２０２へ中
継し、この時点でマイクロプロセッサ２はデータバス２
０２上の情報を取り込む。この動作によりマイクロプロ
セッサ２は、アドレスバス２０１および制御信号バス２
０３を利用することなくマイクロプロセッサ１が得る情
報と等価な情報を得る。
一方デコード回路９は、制御信号バス１０３からの情報
によってバスサイクルが出力であることを示す場合には
、真の制御入力信号１１４を出力する。比較回路８はそ
の制御入力信号１１４が真である場合に、マイクロプロ
セッサ１が出力したデータバス１０２上の情報とマイク
ロプロセッサ２が出力したデータバス２０２上の情報と
を比較する。この比較の結果、不一致である場合に比較
回路８は異常発生通知信号１２３を真にする。
によってバスサイクルが出力であることを示す場合には
、真の制御入力信号１１４を出力する。比較回路８はそ
の制御入力信号１１４が真である場合に、マイクロプロ
セッサ１が出力したデータバス１０２上の情報とマイク
ロプロセッサ２が出力したデータバス２０２上の情報と
を比較する。この比較の結果、不一致である場合に比較
回路８は異常発生通知信号１２３を真にする。
このように、マイクロプロセッサ２はマイクロプロセッ
サ１と同期して同一タイミングで同一命令を実行してい
るが、２台のマイクロプロセッサが出力するデータバス
上の情報が不一致となったことを検出することによって
マイクロプロセッサ１またはマイクロプロセッサ２の内
部での偶発的な誤動作あるいは故障が発生したことを検
出して上位の装置（図示せず）に対して例外処理要求を
発することが可能となる。
サ１と同期して同一タイミングで同一命令を実行してい
るが、２台のマイクロプロセッサが出力するデータバス
上の情報が不一致となったことを検出することによって
マイクロプロセッサ１またはマイクロプロセッサ２の内
部での偶発的な誤動作あるいは故障が発生したことを検
出して上位の装置（図示せず）に対して例外処理要求を
発することが可能となる。
第２図は本発明の第２の実施例のブロツク図である。な
お、第２図において第１図と同様の箇所には同じ符号を
付している。
お、第２図において第１図と同様の箇所には同じ符号を
付している。
上記第１の実施例においては、マイクロプロセッサ２の
アドレスバス２０１および制御信号バス２０３をどこに
も接続せず、データバス２０１を比較回路８に接続して
おり、これにより比較回路８においては、マイクロプロ
セッサ１が出力したデータバス１０２上の情報とマイク
ロプロセッサ２が出力したデータバス２０２上の情報と
を比較するようになっているが、第２の実施例において
は、第２図かられかるように、マイクロプロセッサ２の
データバス２０２のかわりにアドレスバス２０１を比較
回路８に接続し、また、マイクロプロセッサ１のデータ
バス１０２のかわりにアドレスバス１０１を比較回路８
に接続するようにしている。
アドレスバス２０１および制御信号バス２０３をどこに
も接続せず、データバス２０１を比較回路８に接続して
おり、これにより比較回路８においては、マイクロプロ
セッサ１が出力したデータバス１０２上の情報とマイク
ロプロセッサ２が出力したデータバス２０２上の情報と
を比較するようになっているが、第２の実施例において
は、第２図かられかるように、マイクロプロセッサ２の
データバス２０２のかわりにアドレスバス２０１を比較
回路８に接続し、また、マイクロプロセッサ１のデータ
バス１０２のかわりにアドレスバス１０１を比較回路８
に接続するようにしている。
これにより、比較回路８では、マイクロプロセッサ１が
バスサイクルを起動した場合にのみ、マイクロプロセッ
サ１のアドレスバス１０１上の情報とマイクロプロセッ
サ２のアドレスバス２０１上の情報を比較する。
バスサイクルを起動した場合にのみ、マイクロプロセッ
サ１のアドレスバス１０１上の情報とマイクロプロセッ
サ２のアドレスバス２０１上の情報を比較する。
すなわち、第２の実施例では、デコード回路９は、制御
信号バス１０３からの情報によってバスサイクルが起動
中であることを示す場合には真の制御入力信号１１４を
出力する。比較回路８はその制御入力信号１１４が真で
ある場合に、マイクロプロセッサ１が出力したアドレス
バス１０１上の情報とマイクロプロセッサ２が出力した
アドレスバス２０１上の情報とを比較する。この比較の
結果、不一致である場合に比較回路８は異常発生通知信
号１２３を真にする。
信号バス１０３からの情報によってバスサイクルが起動
中であることを示す場合には真の制御入力信号１１４を
出力する。比較回路８はその制御入力信号１１４が真で
ある場合に、マイクロプロセッサ１が出力したアドレス
バス１０１上の情報とマイクロプロセッサ２が出力した
アドレスバス２０１上の情報とを比較する。この比較の
結果、不一致である場合に比較回路８は異常発生通知信
号１２３を真にする。
このように、マイクロプロセッサ２はマイクロプロセッ
サ１と同期して同一タイミングで同一命令を実行してい
るが、２台のマイクロプロセッサが出力するアドレスバ
ス上の情報が不一致となったことを検出することによっ
てマイクロプロセッサ１またはマイクロプロセッサ２の
内部での偶発的な誤動作あるいは故障が発生したことと
を検出して上位の装置（図示せず）に対して致命的な例
外処理要求を発することが可能となる。
サ１と同期して同一タイミングで同一命令を実行してい
るが、２台のマイクロプロセッサが出力するアドレスバ
ス上の情報が不一致となったことを検出することによっ
てマイクロプロセッサ１またはマイクロプロセッサ２の
内部での偶発的な誤動作あるいは故障が発生したことと
を検出して上位の装置（図示せず）に対して致命的な例
外処理要求を発することが可能となる。
〔発明の効果）
以上で説明したように本発明によれば、２台のマイクロ
プロセッサを同期して動作させ、監視用のマイクロプロ
セッサがバスへ出力する情報と処理用のマイクロプロセ
ッサがバスへ出力する情報とを比較するようにしている
ので、マイクロプロセッサ内部での偶発的な誤動作ある
いは故障を検出することが可能となり、信頼性の高いシ
ステムを構築することができる。
プロセッサを同期して動作させ、監視用のマイクロプロ
セッサがバスへ出力する情報と処理用のマイクロプロセ
ッサがバスへ出力する情報とを比較するようにしている
ので、マイクロプロセッサ内部での偶発的な誤動作ある
いは故障を検出することが可能となり、信頼性の高いシ
ステムを構築することができる。
第１図は本発明に係る情報処理装置の第１の実０
施例のブロック図、第２図は本発明に係る情報処理装置
の第２の実施例のブロック図である。 図において、 １．２・・・マイクロプロセッサ、３・・・クロック発
生回路、４・・・読み出し専用メモリ、５・・・読み書
き可能メモリ、６・・・入出力制御部、７・・・バッフ
ァ回路、８・・・比較回路、９・・・デコード回路。
の第２の実施例のブロック図である。 図において、 １．２・・・マイクロプロセッサ、３・・・クロック発
生回路、４・・・読み出し専用メモリ、５・・・読み書
き可能メモリ、６・・・入出力制御部、７・・・バッフ
ァ回路、８・・・比較回路、９・・・デコード回路。
Claims (1)
- 【特許請求の範囲】 １）通常処理を行うための第１のマイクロプロセッサと
、該第１のマイクロプロセッサと同期して動作し監視処
理を行うための第２のマイクロプロセッサと、前記第１
のマイクロプロセッサのバス上の情報と前記第２のマイ
クロプロセッサのバス上の情報とを比較する比較手段と
を有し、該比較手段における比較結果が不一致となった
ときに例外処理要求を発信するようになっていることを
特徴とする情報処理装置。 ２）前記比較手段は、前記第１のマイクロプロセッサの
データバス上の情報と前記第２のマイクロプロセッサの
データバス上の情報とを比較し、前記第１のマイクロプ
ロセッサがデータバスへ情報を出力する場合にのみ比較
を行うようになっていることを特徴とする請求項１記載
の情報処理装置。 ３）前記比較手段は、前記第１のマイクロプロセッサの
アドレスバス上の情報と前記第２のマイクロプロセッサ
のアドレスバス上の情報とを比較し、前記第１のマイク
ロプロセッサがバスサイクルを起動した場合にのみ比較
を行なうようになっていることを特徴とする請求項１記
載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081271A JPH03282738A (ja) | 1990-03-30 | 1990-03-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2081271A JPH03282738A (ja) | 1990-03-30 | 1990-03-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03282738A true JPH03282738A (ja) | 1991-12-12 |
Family
ID=13741704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2081271A Pending JPH03282738A (ja) | 1990-03-30 | 1990-03-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03282738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111612A (ja) * | 1988-10-20 | 1990-04-24 | Sumitomo Electric Ind Ltd | 粒状ダイヤモンドの合成方法 |
-
1990
- 1990-03-30 JP JP2081271A patent/JPH03282738A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02111612A (ja) * | 1988-10-20 | 1990-04-24 | Sumitomo Electric Ind Ltd | 粒状ダイヤモンドの合成方法 |
| JP2639505B2 (ja) * | 1988-10-20 | 1997-08-13 | 住友電気工業株式会社 | 粒状ダイヤモンドの合成方法 |
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