JPH03266462A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03266462A JPH03266462A JP2064112A JP6411290A JPH03266462A JP H03266462 A JPH03266462 A JP H03266462A JP 2064112 A JP2064112 A JP 2064112A JP 6411290 A JP6411290 A JP 6411290A JP H03266462 A JPH03266462 A JP H03266462A
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- JP
- Japan
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- memory cell
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- drain
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- cell transistor
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- 238000000034 method Methods 0.000 abstract description 16
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、多層配線技術を利用した半導体記憶装置に関
し、特に装置製造工程中にデータが造り込まれる半導体
記憶装置に関する。
し、特に装置製造工程中にデータが造り込まれる半導体
記憶装置に関する。
（従来の技術）
装置製造工程中にデータが造り込まれる半導体記憶装置
として、Ｍａｓｋ ＲＯＭ（マクスロム）等が用いら
れているが、従来このＭａｓｋＲＯＭチップ上にデータ
を造り込む方法に、主として次の３つの方法、すなわち
、 （１） 複数のメモリセルトランジスタをいわゆるＮＡ
ＮＤ型（直列）に接続したメモリセルトランジスタ群に
より構成される記憶装置において、メモリセルトランジ
スタのチャネル領域形成の際に、不純物イオン注入量を
調整し、エンハンスメント型またはデプレッション型の
メモリセルトランジスタを実現することによりデータを
造り込む方法 （２） 複数のメモリセルトランジスタをいわゆるＮＯ
Ｒ型（並列）に接続したメモリセルトランジスタ群によ
り構成される記憶装置において、ある部分にメモリセル
トランジスタを造り込むか否かによりデータを造り込む
方法 （３） 複数のメモリセルトランジスタをいわゆるＮＯ
Ｒ型（並列）に接続したメモリセルトランジスタ群によ
り構成される記憶装置において、メモリセルトランジス
タのソース側あるいはドレイン側にコンタクトホールを
形成するか否かによりデータを造り込む方法 が用いられている。
として、Ｍａｓｋ ＲＯＭ（マクスロム）等が用いら
れているが、従来このＭａｓｋＲＯＭチップ上にデータ
を造り込む方法に、主として次の３つの方法、すなわち
、 （１） 複数のメモリセルトランジスタをいわゆるＮＡ
ＮＤ型（直列）に接続したメモリセルトランジスタ群に
より構成される記憶装置において、メモリセルトランジ
スタのチャネル領域形成の際に、不純物イオン注入量を
調整し、エンハンスメント型またはデプレッション型の
メモリセルトランジスタを実現することによりデータを
造り込む方法 （２） 複数のメモリセルトランジスタをいわゆるＮＯ
Ｒ型（並列）に接続したメモリセルトランジスタ群によ
り構成される記憶装置において、ある部分にメモリセル
トランジスタを造り込むか否かによりデータを造り込む
方法 （３） 複数のメモリセルトランジスタをいわゆるＮＯ
Ｒ型（並列）に接続したメモリセルトランジスタ群によ
り構成される記憶装置において、メモリセルトランジス
タのソース側あるいはドレイン側にコンタクトホールを
形成するか否かによりデータを造り込む方法 が用いられている。
しかし、以上のような方法により製造される半導体装置
には、以下に示すような問題がある。
には、以下に示すような問題がある。
（１）あるいは（２）の方法により製造される半導体記
憶装置においては、データを造り込む工程（主として不
純物イオン注入工程）が、ゲート電極材料を形成する工
程以前に行われる。すなわち、チップ製造工程の初期段
階においてデータが造り込まれる。従って、ある段階ま
で製造したチップを用意しておき、受注があってからユ
ーザの要求に応じたデータを造り込むということができ
ない。このため、造り込むべきデータをユーザが確定し
てから、製品を入手するまでの期間が長い。
憶装置においては、データを造り込む工程（主として不
純物イオン注入工程）が、ゲート電極材料を形成する工
程以前に行われる。すなわち、チップ製造工程の初期段
階においてデータが造り込まれる。従って、ある段階ま
で製造したチップを用意しておき、受注があってからユ
ーザの要求に応じたデータを造り込むということができ
ない。このため、造り込むべきデータをユーザが確定し
てから、製品を入手するまでの期間が長い。
また、不純物イオン注入工程を終えた後データに変更が
あった場合に、データを書き替えることができないため
、途中まで製作した製品をすべて廃棄しなければならな
くなる。
あった場合に、データを書き替えることができないため
、途中まで製作した製品をすべて廃棄しなければならな
くなる。
（３）の方法により製造される半導体記憶装置において
は、メモリセルトランジスタのソース側あるいはドレイ
ン側にコンタクトホールを形成するか否かによりデータ
を造り込むので、ある段階まで製造したチップを用意し
ておき、受注があってからユーザの要求に応じたデータ
を造り込むということができるが、コンタクトホールを
形成するための領域を設ける必要があるため、チップサ
イズが大きくなってしまう。つまり、高集積化に適さな
い。
は、メモリセルトランジスタのソース側あるいはドレイ
ン側にコンタクトホールを形成するか否かによりデータ
を造り込むので、ある段階まで製造したチップを用意し
ておき、受注があってからユーザの要求に応じたデータ
を造り込むということができるが、コンタクトホールを
形成するための領域を設ける必要があるため、チップサ
イズが大きくなってしまう。つまり、高集積化に適さな
い。
（発明が解決しようとする課題）
このように、従来は、装置製造工程中にデータが造り込
まれる半導体記憶装置において、チップサイズの拡大を
招くことなく、ユーザがデータを確定してから製品を入
手するまでの期間を短縮することが困難であった。
まれる半導体記憶装置において、チップサイズの拡大を
招くことなく、ユーザがデータを確定してから製品を入
手するまでの期間を短縮することが困難であった。
よって、本発明の目的は、ユーザがデータを確定してか
ら製品を入手するまでの期間が比較的短く、かつ、高集
積化に適した半導体装置を実現することである。
ら製品を入手するまでの期間が比較的短く、かつ、高集
積化に適した半導体装置を実現することである。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するための、本発明による半導体記憶装
置は、Ｍ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ）型メモリセルトランジスタを少
なくとも２個以上直列に接続したメモリセルトランジス
タ群を有し、前記メモリセルトランジスタ群を構成する
ＭＯＳ型メモリセルトランジスタのうち少なくとも１つ
のＭＯＳ型メモリセルトランジスタのソースとドレイン
とを短絡する配線層を有することを特徴とする。
置は、Ｍ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１
ｃｏｎｄｕｃｔｏｒ ）型メモリセルトランジスタを少
なくとも２個以上直列に接続したメモリセルトランジス
タ群を有し、前記メモリセルトランジスタ群を構成する
ＭＯＳ型メモリセルトランジスタのうち少なくとも１つ
のＭＯＳ型メモリセルトランジスタのソースとドレイン
とを短絡する配線層を有することを特徴とする。
（作用）
上記の半導体装置においては、メモリセルトランジスタ
の電極形成後であっても、金属配線を用いて所望のメモ
リセルトランジスタのソースとドレインとを短絡するこ
とにより、そのメモリセルの動作をデプレッション型ト
ランジスタと同等にすることができる。つまりデータを
変更することが可能となる。
の電極形成後であっても、金属配線を用いて所望のメモ
リセルトランジスタのソースとドレインとを短絡するこ
とにより、そのメモリセルの動作をデプレッション型ト
ランジスタと同等にすることができる。つまりデータを
変更することが可能となる。
（実施例）
以下、図を参照して本発明に係る実施例を説明する。
第１図は、本発明の一実施例に係る半導体装置の断面を
示している。Ｐ型半導体基板１上に形成されたフィール
ド酸化膜２により素子領域が形成され、素子領域にはＮ
＋型被拡散層あるソース３とドレイン４とチャネル領域
５とが形成されている。チャネル領域５上には、ゲート
電極６が形成され、更に全面には絶縁酸化膜７が形成さ
れている。この絶縁酸化膜の一部にソース３、ドレイン
４とコンタクトをとるための開孔部３′ ４゛が設けら
れ、これらの開孔部３′ ４′と絶縁酸化膜７上とに造
り込むべきデータに基づいたパターンで１を蒸着し、メ
モリセルトランジスタ７ａとメモリセルトランジスタ７
ｂとを接続する第１のＡｆＩ配線８を形成しており、メ
モリセルトランジスタ７ｂでは第２のＡＩ配線８′を形
成することにより、トランジスタ７ｂのソースとドレイ
ンとを短絡している。さらに、このＡｇ配線の上に層間
絶縁膜９が形成され、その上には第３のＡｇ配線１０が
形成され、このＡｌｌ配線１０を覆うようにパッシベー
ション膜１１が形成されている。
示している。Ｐ型半導体基板１上に形成されたフィール
ド酸化膜２により素子領域が形成され、素子領域にはＮ
＋型被拡散層あるソース３とドレイン４とチャネル領域
５とが形成されている。チャネル領域５上には、ゲート
電極６が形成され、更に全面には絶縁酸化膜７が形成さ
れている。この絶縁酸化膜の一部にソース３、ドレイン
４とコンタクトをとるための開孔部３′ ４゛が設けら
れ、これらの開孔部３′ ４′と絶縁酸化膜７上とに造
り込むべきデータに基づいたパターンで１を蒸着し、メ
モリセルトランジスタ７ａとメモリセルトランジスタ７
ｂとを接続する第１のＡｆＩ配線８を形成しており、メ
モリセルトランジスタ７ｂでは第２のＡＩ配線８′を形
成することにより、トランジスタ７ｂのソースとドレイ
ンとを短絡している。さらに、このＡｇ配線の上に層間
絶縁膜９が形成され、その上には第３のＡｇ配線１０が
形成され、このＡｌｌ配線１０を覆うようにパッシベー
ション膜１１が形成されている。
第２図に、本発明の半導体装置のパターン図の一例を示
す。ビット線２１の下に形成された拡散層（図示せず）
とビット線２１とをコンタクトホール２２にて接続し、
ワード線２３との交差部分にトランジスタを具備し、幾
つかのトランジスタを直列に接続しＮＡＮＤ型のＲＯＭ
を構成している。あるトランジスタのソースは、その隣
のトランジスタのドレインと同じ拡散層で形成され、こ
の拡散層とのコンタクトをとるようにコンタクトホール
２２が形成されている。そして、１つのトランジスタの
両側に形成されたコンタクトホール２２ａとコンタクト
ホール２２ｂとの間にこの２つのコンタクトホールを短
絡するような金属配線２４を設けることで、データを造
り込んでいる。
す。ビット線２１の下に形成された拡散層（図示せず）
とビット線２１とをコンタクトホール２２にて接続し、
ワード線２３との交差部分にトランジスタを具備し、幾
つかのトランジスタを直列に接続しＮＡＮＤ型のＲＯＭ
を構成している。あるトランジスタのソースは、その隣
のトランジスタのドレインと同じ拡散層で形成され、こ
の拡散層とのコンタクトをとるようにコンタクトホール
２２が形成されている。そして、１つのトランジスタの
両側に形成されたコンタクトホール２２ａとコンタクト
ホール２２ｂとの間にこの２つのコンタクトホールを短
絡するような金属配線２４を設けることで、データを造
り込んでいる。
なお、第１図の例は、１つのメモリセルトランジスタの
ソースとその隣のメモリセルトランジスタのドレインと
がゲート電極上に形成された金属配線により接続される
場合を示しているのに対し、第２図では、１つのメモリ
セルトランジスタのソースとその隣のメモリセルトラン
ジスタのドレインとが拡散層によって接続される場合を
示している。
ソースとその隣のメモリセルトランジスタのドレインと
がゲート電極上に形成された金属配線により接続される
場合を示しているのに対し、第２図では、１つのメモリ
セルトランジスタのソースとその隣のメモリセルトラン
ジスタのドレインとが拡散層によって接続される場合を
示している。
第３図および第４図は、同一のデザインルールで設計し
たメモリセルのパターンの一部を同−尺度示す図である
。第３図は、本発明によるメモリセルのパターンであり
、ビット線３１、ワード線３２、電源配線３３、電源配
線と接続するためのコンタクトホール３４、拡散層とビ
ット線３１とを接続するためのコンタクトホール３５が
示されている。第４図は従来の技術（３）によるメモリ
セルのパターンであり、拡散層４０、ビット線４１、ワ
ード線４２、電源配線４３、電源配線と接続するための
コンタクトホール４４、拡散層４０とビット線４１とを
接続するためのコンタクトホール４５が示されている。
たメモリセルのパターンの一部を同−尺度示す図である
。第３図は、本発明によるメモリセルのパターンであり
、ビット線３１、ワード線３２、電源配線３３、電源配
線と接続するためのコンタクトホール３４、拡散層とビ
ット線３１とを接続するためのコンタクトホール３５が
示されている。第４図は従来の技術（３）によるメモリ
セルのパターンであり、拡散層４０、ビット線４１、ワ
ード線４２、電源配線４３、電源配線と接続するための
コンタクトホール４４、拡散層４０とビット線４１とを
接続するためのコンタクトホール４５が示されている。
第３図と第４図を比較して分かるように、本発明を利用
したメモリセルの方が、メモリセルの配置ピッチが短く
なっている。
したメモリセルの方が、メモリセルの配置ピッチが短く
なっている。
ここで、ＭＯＳ）ランジスタがエンハンスメント型トラ
ンジスタになるようにチャネル領域を形成する不純物イ
オン注入を行い、ゲルト電極を形成後、全面に絶縁酸化
膜を形成した場合を考える。従来の半導体装置では、上
記のような工程の後では、形成したエンハンスメント型
トランジスタをでプレッション型トランジスタに変更す
ることは不可能であったため、造り込むデータの内容を
変更することができなった。しかし、本発明の半導体装
置では、形成したエンハンスメント型トランジスタのソ
ースとドレインとを金属配線により短絡することで、−
度エンハンスメント型トランジスタとして形成したトラ
ンジスタをあたかもデプレッション型トランジスタであ
るかのようにすることができる。つまり、データの内容
を変更することができる。また、データの変更が生じた
ために途中まで製作したチップを廃棄するようなことが
ないので製品の開発コストも低減できる。
ンジスタになるようにチャネル領域を形成する不純物イ
オン注入を行い、ゲルト電極を形成後、全面に絶縁酸化
膜を形成した場合を考える。従来の半導体装置では、上
記のような工程の後では、形成したエンハンスメント型
トランジスタをでプレッション型トランジスタに変更す
ることは不可能であったため、造り込むデータの内容を
変更することができなった。しかし、本発明の半導体装
置では、形成したエンハンスメント型トランジスタのソ
ースとドレインとを金属配線により短絡することで、−
度エンハンスメント型トランジスタとして形成したトラ
ンジスタをあたかもデプレッション型トランジスタであ
るかのようにすることができる。つまり、データの内容
を変更することができる。また、データの変更が生じた
ために途中まで製作したチップを廃棄するようなことが
ないので製品の開発コストも低減できる。
さらに、本発明は以下のように利用することかできる。
ユーザがデータを確定できない部分がある場合に、未確
定の部分の全てのメモリセルトランジスタがエンハンス
メント型トランジスタになるようにチャネル領域を形成
し、これらのトランジスタのゲート電極を覆うような絶
縁酸化膜を堆積させた状態のウェーハを用意しておく。
定の部分の全てのメモリセルトランジスタがエンハンス
メント型トランジスタになるようにチャネル領域を形成
し、これらのトランジスタのゲート電極を覆うような絶
縁酸化膜を堆積させた状態のウェーハを用意しておく。
そして、ユーザのプログラムが確定した時点で、所望の
メモリセルトランジスタのソースとドレインとを短絡す
ることによりデータを造り込むことができる。
メモリセルトランジスタのソースとドレインとを短絡す
ることによりデータを造り込むことができる。
第５図は、ワンチップマイコンを示す図であり、チップ
５１上にＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇＵｎｉｔ） ５２と、ＲＡ Ｍ （Ｒａｎｄ
ｏａ＋ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ５３と、Ｍ
ａｓｋ ＲＯＭ５４とが形成されいている。
５１上にＣＰ Ｕ （Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓ
ｉｎｇＵｎｉｔ） ５２と、ＲＡ Ｍ （Ｒａｎｄ
ｏａ＋ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ） ５３と、Ｍ
ａｓｋ ＲＯＭ５４とが形成されいている。
Ｍａｓｋ ＲＯＭ５４に書き込むべきデータに未確定
の部分がある場合には、既に確定しているデータについ
てはエンハンスメント型トランジスタとデプレッション
型トランジスタとを用いて第１のＭａｓｋ ＲＯＭ領
域５５に造り込み、未決定の部分については第２のＭａ
ｓｋ ＲＯＭ領域５６にエンハンスメント型トランジ
スタとして造り込んでおく。そしてデータが確定した時
点で所望のメモリセルトランジスタのソースとドレイン
とを短絡すればよい。このようにすれば、ユーザがデー
タを確定する前に、ウェーハを工程に投入することが可
能となり、ユーザがデータを確定してから製品を入手す
るまでの期間を短縮することができる。
の部分がある場合には、既に確定しているデータについ
てはエンハンスメント型トランジスタとデプレッション
型トランジスタとを用いて第１のＭａｓｋ ＲＯＭ領
域５５に造り込み、未決定の部分については第２のＭａ
ｓｋ ＲＯＭ領域５６にエンハンスメント型トランジ
スタとして造り込んでおく。そしてデータが確定した時
点で所望のメモリセルトランジスタのソースとドレイン
とを短絡すればよい。このようにすれば、ユーザがデー
タを確定する前に、ウェーハを工程に投入することが可
能となり、ユーザがデータを確定してから製品を入手す
るまでの期間を短縮することができる。
なお、Ｍａｓｋ ＲＯＭ５４をすべてエンハンスメン
ト型トランジスタとして造り込んでおき、データのすべ
てが確定した時点で所望部分についてのみＡｊ）配線を
施してでプレッション化しても良いことは明らかである
。
ト型トランジスタとして造り込んでおき、データのすべ
てが確定した時点で所望部分についてのみＡｊ）配線を
施してでプレッション化しても良いことは明らかである
。
［発明の効果コ
以上、説明したように本発明の半導体記憶装置は、ユー
ザがデータを確定してから製品を入手するまでの期間を
短縮することができる。また、メモリセルの配置ピッチ
が比較的短いため高集積化にも適している。
ザがデータを確定してから製品を入手するまでの期間を
短縮することができる。また、メモリセルの配置ピッチ
が比較的短いため高集積化にも適している。
ｊｉ！１図は、本発明に係る半導体装置を示す断面図、
第２図および第３図は、本発明に係る半導体装置のメモ
リセルパターンを示す平面図、第４図は従来の技術によ
る半導体装置のメモリセルパターンを示す平面図、第５
図は、本発明に係る半導体装置を示す平面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ソース、４・・・ドレイン、５・・・チャネル
領域、４−５′・・・コンタクトホール、６・・・ゲー
ト電極、７・・・絶縁酸化膜、７ａ、７ｂ・・・メモリ
セルトランジスタ、８・・・第１のＡｇ配線、８゛・・
・第２のＡｌ配線、９・・・層間絶縁膜、１０・・・第
３のＡｇ配線、１１・・・パッシベーション膜。
第２図および第３図は、本発明に係る半導体装置のメモ
リセルパターンを示す平面図、第４図は従来の技術によ
る半導体装置のメモリセルパターンを示す平面図、第５
図は、本発明に係る半導体装置を示す平面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・ソース、４・・・ドレイン、５・・・チャネル
領域、４−５′・・・コンタクトホール、６・・・ゲー
ト電極、７・・・絶縁酸化膜、７ａ、７ｂ・・・メモリ
セルトランジスタ、８・・・第１のＡｇ配線、８゛・・
・第２のＡｌ配線、９・・・層間絶縁膜、１０・・・第
３のＡｇ配線、１１・・・パッシベーション膜。
Claims (1)
- ＭＯＳ型メモリセルトランジスタを少なくとも２個以上
直列に接続したメモリセルトランジスタ群を有し、前記
メモリセルトランジスタ群を構成するＭＯＳ型メモリセ
ルトランジスタのうち少なくとも１つのＭＯＳ型メモリ
セルトランジスタのソースとドレインとを短絡する配線
層を有することを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064112A JPH03266462A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置 |
| KR1019910004143A KR940005897B1 (ko) | 1990-03-16 | 1991-03-15 | 반도체 기억 장치 |
| EP91104009A EP0447976A1 (en) | 1990-03-16 | 1991-03-15 | Read-only semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064112A JPH03266462A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03266462A true JPH03266462A (ja) | 1991-11-27 |
Family
ID=13248665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064112A Pending JPH03266462A (ja) | 1990-03-16 | 1990-03-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0447976A1 (ja) |
| JP (1) | JPH03266462A (ja) |
| KR (1) | KR940005897B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0514850B1 (en) * | 1991-05-20 | 1996-08-21 | Matsushita Electronics Corporation | Method for producing a MIS type semiconductor device |
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| EP0447976A1 (en) | 1991-09-25 |
| KR910017628A (ko) | 1991-11-05 |
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