JPS60160168A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS60160168A JPS60160168A JP1471684A JP1471684A JPS60160168A JP S60160168 A JPS60160168 A JP S60160168A JP 1471684 A JP1471684 A JP 1471684A JP 1471684 A JP1471684 A JP 1471684A JP S60160168 A JPS60160168 A JP S60160168A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000012535 impurity Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 14
- 230000002265 prevention Effects 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 3
- 238000000151 deposition Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 239000000463 material Substances 0.000 abstract 3
- 229920005591 polysilicon Polymers 0.000 abstract 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯ８型半導体装置の製造方法に関する。
従来、ＭＯ８型半導体装置を所謂セルフアライメントで
形成する場合、ソース、ドレインの不純物領域は、ゲー
ト電極を形成した後これをマスクにして所定の不純物を
イオン注入することにより形成している。而して、ソー
ス、ドレインは、高濃度の不純物で構成されている。こ
のため、素子が微細化されてゲート絶縁膜が薄くなると
ゲート電極のチャージアップによって、ゲート絶縁膜が
破壊される。
形成する場合、ソース、ドレインの不純物領域は、ゲー
ト電極を形成した後これをマスクにして所定の不純物を
イオン注入することにより形成している。而して、ソー
ス、ドレインは、高濃度の不純物で構成されている。こ
のため、素子が微細化されてゲート絶縁膜が薄くなると
ゲート電極のチャージアップによって、ゲート絶縁膜が
破壊される。
このようなチャージアップによるゲート破壊を防止する
ために、アルミニウム等の導電膜を利用してゲート電極
に電荷が溜るのを防止したＭＯ８型半導体装置の製造方
法が行われている。すなわち、第１図に示す如く、フィ
ールド酸化膜（図示せず）を形成した半導体ウェハ１（
以下、ウェハと記す）の素子領域上にゲート絶縁［１２
を介して所定パターンのゲート電極３を形成する。次い
で、ゲート電極３を含むウェハ１の表面に所定の膜圧の
アルミニウム膜４を形成する。次に、アルミニウム膜４
上にソース７、ドレイン８の形成領域に対応して窓５を
有するレジスト１１６を形成する。
ために、アルミニウム等の導電膜を利用してゲート電極
に電荷が溜るのを防止したＭＯ８型半導体装置の製造方
法が行われている。すなわち、第１図に示す如く、フィ
ールド酸化膜（図示せず）を形成した半導体ウェハ１（
以下、ウェハと記す）の素子領域上にゲート絶縁［１２
を介して所定パターンのゲート電極３を形成する。次い
で、ゲート電極３を含むウェハ１の表面に所定の膜圧の
アルミニウム膜４を形成する。次に、アルミニウム膜４
上にソース７、ドレイン８の形成領域に対応して窓５を
有するレジスト１１６を形成する。
このレジスト１１６をマスクにしてウェハ１内に不純物
９をイオン注入してソース７、ドレイン８を形成する。
９をイオン注入してソース７、ドレイン８を形成する。
このような方法では、アルミニウム膜４の膜厚によって
注入される不純物９の量が変化すると共に、ソース７、
ドレイン８の形状が変化する。このため、アルニウム膜
４を極めて高い形状精度で形成しなげ、ればならない問
題がある。・また、高いエネルギーのイオンが打ち込ま
れいる間は、絶縁膜であっても導電性を帯びているため
、この絶縁膜に十分に近接してアルミニウム等からなる
導電膜がある場合には、チャージアップを防止できるの
で、これを利用した方法もある。すなわち、第２図に示
す如く、前述と同様にウェハ１上にゲート絶縁膜２を介
してゲート電極３を形成した後、ゲート電極３を含むウ
ェハ１の表面にアルミニウム等からなる導電膜１０を形
成する。次いで、導電膜１０上に所定パターンのレジス
ト膜１１を形成し、ソース７、ドレイン８の形成領域に
対応する窓１２を開口する。次に、レジスト膜１１及び
ゲート電極３をマスクにして不純物のイオン注入を行な
い、ソース７、ドレイン８を形成する。このような方法
では、所謂０ＭＯ８型の半導体装置を構成するｎチャネ
ルやｎチャネルのトランジスタを形成する場合、ソース
、ドレインを７形成するためのイオン注入を行なう毎に
、導電膜の形成、エツチング、剥離をしなければならな
い。
注入される不純物９の量が変化すると共に、ソース７、
ドレイン８の形状が変化する。このため、アルニウム膜
４を極めて高い形状精度で形成しなげ、ればならない問
題がある。・また、高いエネルギーのイオンが打ち込ま
れいる間は、絶縁膜であっても導電性を帯びているため
、この絶縁膜に十分に近接してアルミニウム等からなる
導電膜がある場合には、チャージアップを防止できるの
で、これを利用した方法もある。すなわち、第２図に示
す如く、前述と同様にウェハ１上にゲート絶縁膜２を介
してゲート電極３を形成した後、ゲート電極３を含むウ
ェハ１の表面にアルミニウム等からなる導電膜１０を形
成する。次いで、導電膜１０上に所定パターンのレジス
ト膜１１を形成し、ソース７、ドレイン８の形成領域に
対応する窓１２を開口する。次に、レジスト膜１１及び
ゲート電極３をマスクにして不純物のイオン注入を行な
い、ソース７、ドレイン８を形成する。このような方法
では、所謂０ＭＯ８型の半導体装置を構成するｎチャネ
ルやｎチャネルのトランジスタを形成する場合、ソース
、ドレインを７形成するためのイオン注入を行なう毎に
、導電膜の形成、エツチング、剥離をしなければならな
い。
このため、製造工程が複雑になる問題がある。
本発明は、ゲートの絶縁耐圧を向上したＭＯ８型半導体
装置を簡略化された工程で容易に得ることができるＭＯ
８型半導体装置の製造方法を提供することをその目的と
するものである。
装置を簡略化された工程で容易に得ることができるＭＯ
８型半導体装置の製造方法を提供することをその目的と
するものである。
本発明は、ゲート電極を形成する際に、ウェハのスクラ
イブライン上にもゲート電極形成部材を堆積する工程を
設けたことにより、ゲートの絶縁耐圧を向上したＭＯ８
型半導体装置を簡略化された工程で容易に得ることがで
きるＭＯ８型半導体装置の製造方法である。
イブライン上にもゲート電極形成部材を堆積する工程を
設けたことにより、ゲートの絶縁耐圧を向上したＭＯ８
型半導体装置を簡略化された工程で容易に得ることがで
きるＭＯ８型半導体装置の製造方法である。
以下、本発明の実施例について図面を参照して説明する
。
。
第３図（Ａ）乃至同図（Ｃ）は、本発明方法を工程順に
示す説明図である。まず、第３図（Ａ）に示す如く、半
導体ウェハ２０（以下、ウェハと記す）に選択酸化を施
し、回路を構成する素子領域２１と回路を構成しないス
クライブライン２２とを分離するフィールド酸化膜２３
を形成する。
示す説明図である。まず、第３図（Ａ）に示す如く、半
導体ウェハ２０（以下、ウェハと記す）に選択酸化を施
し、回路を構成する素子領域２１と回路を構成しないス
クライブライン２２とを分離するフィールド酸化膜２３
を形成する。
次いで、これに熱酸化を施し薄肉の絶縁膜２４を素子領
域２１及びスクライブライン２２上に形成する。次いで
、絶ＲＭ２４及びフィールド酸化膜２３を含むウェハ２
０の表面全面に、多結晶シリコン等からなるゲート電極
形成部材層２５を形成する。
域２１及びスクライブライン２２上に形成する。次いで
、絶ＲＭ２４及びフィールド酸化膜２３を含むウェハ２
０の表面全面に、多結晶シリコン等からなるゲート電極
形成部材層２５を形成する。
次に、同図（Ｂ）に示す如く、素子領域２１及びスクラ
イブライン２２の上方のゲート電極形成部材層２５上に
所定パターンのレジスト膜２６ａ。
イブライン２２の上方のゲート電極形成部材層２５上に
所定パターンのレジスト膜２６ａ。
２６ｂを形成する。
次に、同図（Ｃ）に示す如く、レジスト膜２６ａ、２６
ｂをマスクにしてエツチング処理を施し、スクライブラ
イン２２の上方の絶縁膜２４上にチャージアップ防止膜
２７を形成すると共に、素子領域２１の上方にゲート電
極２８を形成する。次いで、電極２８をマスクにしてエ
ツチング処理を施し、ゲート電極２８の直下にゲート絶
縁膜２９を形成する。つまり、ウェハ２０上には、第４
図に示す如く、スクライブライン２２に対応して格子状
にチャーシーアップ防止１１２７が形成されている。次
に、ゲート電極２８及びチャージアップ防止ｌ１１２７
をマスクにして所定導電型の不純物３０をイオン注入し
、ゲート電極２８と自己整合するソース、ドレイン（図
示せず）を形成する。然る後、ソース、ドレイン等に接
合する取出電極等を形成してＭＯ８型半導体装置を得る
。
ｂをマスクにしてエツチング処理を施し、スクライブラ
イン２２の上方の絶縁膜２４上にチャージアップ防止膜
２７を形成すると共に、素子領域２１の上方にゲート電
極２８を形成する。次いで、電極２８をマスクにしてエ
ツチング処理を施し、ゲート電極２８の直下にゲート絶
縁膜２９を形成する。つまり、ウェハ２０上には、第４
図に示す如く、スクライブライン２２に対応して格子状
にチャーシーアップ防止１１２７が形成されている。次
に、ゲート電極２８及びチャージアップ防止ｌ１１２７
をマスクにして所定導電型の不純物３０をイオン注入し
、ゲート電極２８と自己整合するソース、ドレイン（図
示せず）を形成する。然る後、ソース、ドレイン等に接
合する取出電極等を形成してＭＯ８型半導体装置を得る
。
このようにこのＭＯ８型半導体装置の製造方法によれば
、ソース、ドレインの不純物領域を形成する際には、ス
クライブライン２２の上方に導電膜からなるチャージア
ップ防止膜２６ｂが形成されているで、不純物のイオン
注入によって発生した電荷はチャージアップ防止膜２６
ｂに引寄せられる２゜引寄せられた電荷は、ウェハ２０
を固定する治具等を伝って外部に放出される。その結果
、ゲートに電荷が蓄積してチャージアップが起きるのを
防止して、ゲートの絶縁耐圧を向上させることができる
。しかも、チャージアップ防止１！２６ａは、ゲート電
極２８の形成の際に同時に形成できる。また、チャージ
アップ防止１１１２６ａは、ウェハ２０をスクライブラ
インに２２に添って半導体チップ毎に分割する際に除去
できる。このため、°製造工程を簡略にすることができ
る。
、ソース、ドレインの不純物領域を形成する際には、ス
クライブライン２２の上方に導電膜からなるチャージア
ップ防止膜２６ｂが形成されているで、不純物のイオン
注入によって発生した電荷はチャージアップ防止膜２６
ｂに引寄せられる２゜引寄せられた電荷は、ウェハ２０
を固定する治具等を伝って外部に放出される。その結果
、ゲートに電荷が蓄積してチャージアップが起きるのを
防止して、ゲートの絶縁耐圧を向上させることができる
。しかも、チャージアップ防止１！２６ａは、ゲート電
極２８の形成の際に同時に形成できる。また、チャージ
アップ防止１１１２６ａは、ウェハ２０をスクライブラ
インに２２に添って半導体チップ毎に分割する際に除去
できる。このため、°製造工程を簡略にすることができ
る。
尚、チャージアップ防止膜２６ａを形成する際に、第５
図に示す如く、ゲート電極形成部材層２５を利用してフ
ィールド酸化膜２３上に所定パターンの配線層３１を形
成するようにしても良い。
図に示す如く、ゲート電極形成部材層２５を利用してフ
ィールド酸化膜２３上に所定パターンの配線層３１を形
成するようにしても良い。
以上説明した如く、本発明に係るＭＯ８型半導体装置の
製造方法によれば、ゲートの絶縁耐圧を向上したＭＯ８
型半導体装置を簡略化された工程で容易に得ることがで
きるものである。
製造方法によれば、ゲートの絶縁耐圧を向上したＭＯ８
型半導体装置を簡略化された工程で容易に得ることがで
きるものである。
第１図及び第２図は、従来のＭＯ８型半導体装置の製造
方法を示す説明図、第３図（Ａ）乃至同図（Ｃ）は、本
発明方法を工程順に示す説明図、第４図は、本発明方法
の一工程を示す説明図、第５図は、本発明の他の例を示
す説明図である。 ２０・・・ウェハ、２１・・・素子領域、２２・・・ス
クライブライン、２３・・・フィールド酸化膜、２４・
・・絶縁膜、２５・・・ゲート電極形成部材層、２６ａ
、２６ｂ・・・レジスト膜、２７・・・チャージアップ
防止膜、２８・・・ゲート電極、２９・・・ゲート絶縁
膜、３０・・・不純物、３１・・・配線層。 出願人代理人 弁理士 鈴江武彦
方法を示す説明図、第３図（Ａ）乃至同図（Ｃ）は、本
発明方法を工程順に示す説明図、第４図は、本発明方法
の一工程を示す説明図、第５図は、本発明の他の例を示
す説明図である。 ２０・・・ウェハ、２１・・・素子領域、２２・・・ス
クライブライン、２３・・・フィールド酸化膜、２４・
・・絶縁膜、２５・・・ゲート電極形成部材層、２６ａ
、２６ｂ・・・レジスト膜、２７・・・チャージアップ
防止膜、２８・・・ゲート電極、２９・・・ゲート絶縁
膜、３０・・・不純物、３１・・・配線層。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 半導体ウェハのスクライブラインで囲まれた素子領域に
ゲート絶縁膜を介してゲート電極を設け、該グー１〜電
極をマスクにして前記素子領域内に不純物を導入してソ
ース、ドレインを形成するＭＯ８型半導体装置の製造方
法において、グー１〜電極′形成部材層にバターニング
を施して前記素子領域上に所定パターンのゲート電極を
形成する際に、前記スクライブライン上にも所定パター
ンのゲート電極形成部材層からなるチャージアップ防止
膜を形成しておくことを特徴とＭＯ８型半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1471684A JPS60160168A (ja) | 1984-01-30 | 1984-01-30 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1471684A JPS60160168A (ja) | 1984-01-30 | 1984-01-30 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160168A true JPS60160168A (ja) | 1985-08-21 |
Family
ID=11868865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1471684A Pending JPS60160168A (ja) | 1984-01-30 | 1984-01-30 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160168A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196817A (ja) * | 1988-02-02 | 1989-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0376115A (ja) * | 1989-08-17 | 1991-04-02 | Tokyo Electron Ltd | イオン注入方法 |
| JPH07193241A (ja) * | 1990-12-21 | 1995-07-28 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
-
1984
- 1984-01-30 JP JP1471684A patent/JPS60160168A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01196817A (ja) * | 1988-02-02 | 1989-08-08 | Nec Corp | 半導体装置の製造方法 |
| JPH0376115A (ja) * | 1989-08-17 | 1991-04-02 | Tokyo Electron Ltd | イオン注入方法 |
| JPH07193241A (ja) * | 1990-12-21 | 1995-07-28 | Siliconix Inc | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 |
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