KR960005563B1 - 폴리실리콘 아이랜드를 이용한 마스크 롬 제조 방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 일실시예에 따른 마스크 롬 형성도,
제 2 도는 종래의 다른 실시예에 따른 마스크 롬 형성도,
제 3 도는 본 발명에 따른 롬 셀의 평면도,
제 4 도는 제 3 도에 대한 등가회로도,
제 5 도 및 제 6 도는 각각 제 3 도의 워드선과 비트선을 따른 본 발명의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 아이랜드형태의 게이트 전극 11 : 게이트 산화막
14 : 소자 분리 절연막 16 : 비트선
17, 17' : 절연막 18 : 반도체 기판
19 : 활성영역
12 : 게이트 아이랜드와 워드선과의 콘택(프로그램 콘택)
15 : 워드선
본 발명은 마스크 롬(ROM)에 관한 것으로, 특히 폴리실리콘 아이랜드(polysilicon island)를 이용한 마스크 롬 제조 방법에 관한 것이다.
종래의 마스크 롬 제조 방법을 제 1 도 및 제 2 도를 통하여 상세히 설명하면, 도면에서 10은 게이트 전극, 11은 게이트 산화막, 13은 콘택홀, 14는 소자 분리 절연막, 15는 게이트 전극, 16 : 은 비트선, 17, 17'은 절연막, 18은 반도체 기판, 19는 활성영역을 각각 나타낸다.
먼저, 본 발명의 일 실시예를 제 1 도의 단면도를 통하여 상세히 설명하면, 제 1 도는 반도체 기판(18)에 일정크기의 소자 분리 절연막(14), 게이트 산화막(11), 게이트 전극(15), n+활성영역(19)을 형성하여 일반적으로 공핍형 MOSFET를 형성한 다음에 주문자의 요구에 따라 상기 게이트 전극(15)과 게이트 산화막(11)을 통과하는 고에너지 이온 주입으로 특정 트랜지스터에 이온 주입 함으로써 증가형 트랜지스터로 전환한 후에 절연막(17)을 도포하고 콘택홀(13)을 형성하고 상기 활성영역(19)에 비트선(16)을 콘택시킨 마스크 롬의 단면도이다.
그러나 상기 종래의 마스크 롬은 고에너지 이온 주입으로 인하여 셀 트랜지스터의 신뢰성을 떨어뜨리며 공정 변화에 따라 프로그램 특성이 민감하에 영향을 받는 결점을 갖고 있다.
그리고 종래의 다른 실시예를 제 2 도를 통해 살펴보면 셀 트랜지스터의 폴리실리콘 게이트 형성시 폴리실리콘 마스크를 이용하여 선택적으로 특성 셀의 노치드 폴리 게이트(notched polygate)(미국 특허 출원 번호 4,410,904)를 형성시켜 소오스와 드레인을 연결시키는 프로그램 방식이다.
이 방법도 주문자에 의한 프로그램 후 공정 기간을 단축시켜야 하는 ROM 공정 측변에서 제조 공정이 길어지는 문제점이 있었다.
상기 문제점들을 해결하기 위해 안출된 본 발명은 소자의 신뢰성을 확보하고 공정 기간을 대폭 단축 시킬 수 있는 폴리실리콘 아이랜드를 이용한 마스크 롬 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판 소자 분리 절연막과 게이트 산화막을 형성하고 소정의 크기로 게이트 전극 및 활성영역을 형성하여 층간 절연막을 도포하는 제 1 단계, 상기 제 1 단계후에 특성셀을 프로그램 하기 위해서 콘택 마스크를 이용하여 상기 형성된 게이트 아이랜드와 선택적 콘택을 이루기 위해 상기 제 1 층간 절연막일부를 식각하여 콘택홀을 형성하고 이 콘택홀에 워드선을 일정크기로 증착하는 제 2 단계, 및 상기 제 3 단계 후에 상기 워드선의 절연을 위한 제 2 층간 절연막을 도포하고 상기 활성영역과의 콘택을 위해 제1 및 제 2 층간 절연막을 소정의 크기로 식각하여 콘택홀을 형성한 다음 비트선을 증착하여 상기 활성영역과 콘택을 이루는 제 4 단계를 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제 3 도 내지 제 6 도를 참조하여 본 발명에 따른 일실시예를 상세히 설명하면, 제 3 도는 본 발명에 따른 롬 셀의 평면도, 제 4 도는 제 3 도에 대한 등가회로도, 제 5 도 및 제 6 도는 각각 제 3 도의 워드선과 비트선을 따른 본 발명의 제조 공정도로서 도면에서 17'는 층간 절연막을 나타낸다.
먼저, 제 3 도는 4개의 셀을 도시한 것으로, B셀은 아이랜드형태의 폴리게이트와 워드선이 연결되지 않은 셀 즉, 프로그램이 되지 않은 셀, A셀의 경우는 워드선과 연결된 셀 즉, 콘택에 의해 프로그램된 셀, 이에 대한 등가회로도인 제 4 도에 자세히 도시되어 있다.
각 셀은 증가형 MOSFET로 구성되어 있으며 워드선에 충분한 전위를 인가하여 셀을 리드할 경우 워드선과 접합한 게이트(10)의 셀은 온(on)상태가 되며(A셀) 연결되지 않은 셀(B셀)은 오프(off) 상태가 되면서 데이타를 읽게 된다.
이러한 구조의 본 발명을 실현하는 마스크 롬 제조 방법을 제 5 도에 도시된 비트선 방향 및 제 6 도에 도시된 워드선 방향의 두 방향을 따른 단면도를 참고로 상세히 설명한다.
먼저, 제 5(a) 도 및 제 6(a) 도는 반도체 기판(18)에 소자 분리 절연막(14)과 게이트 산화막(11)을 형성한 상태의 단면도이다.
제 5(b) 도 및 제 6(b) 도는 소정의 크기로 게이트 전극(10) 및 활성영역(19)을 형성하고 층간 절연막(17)을 도포한 상태의 단면도이다.
제 5(c) 도 및 제 6(c) 도는 상기 형성된 게이트(14)과 선택적 콘택을 이루기 위해 상기 제 1 층간 절연막(17)일부를 식각하여 콘택홀을 형성하고 이 콘택홀에 워드선(15)을 일정크기로 증착한 상태의 단면도이다(즉, 콘택홀의 유무에 따라 프로그램이 이루어지게 됨).
제 5(d) 도 및 제 6(d) 도는 상기 워드선(15)의 절연을 위한 제 2 층간 절연막(17')을 도포하고 상기 활성영역(19)과의 콘택을 위해 제1 및 제 2 층간절연막(17,17')을 소정의 크기로 식각하여 콘택홀을 형성한 다음에 비트선(16)을 증착하여 상기 활성영역(19)과의 콘택을 이룬 상태의 단면도이다.
상기와 같이 이루어지는 본 발명은 폴리게이트 아이랜드와 워드선과의 선택적인 콘택홀을 만들어 프로그램을 형성하기 때문에 프로그램을 제조하는 공정이 단순하고, 고 에너지 이온 주입과 같은 기판의 손상이 발생하지 않기 때문에 소자의 신뢰도를 증가시킬 뿐만 아니라, 프로그램 형성이 마지막 단계에서 이루지기 때문에 제각 기간을 대폭 단축시킬 수 있는 마스크 롬 제조에 탁월한 효과가 있다.
Claims (1)
- 폴리실리콘 아이랜드를 이용한 마스크 롬 제조 방법이 있어서, 반도체 기판(18)에 소자 분리 절연막(14)과 게이트 산화막(11)을 형성하고 소정의 크기로 게이트 전극(10) 및 활성영역(19)을 형성하여 층간 절연막(17)을 도포하는 제 1 단계, 상기 제 1 단계후에 롬 데이타의 프로그램을 목적으로 콘택마스크를 이용하여 상기 형성된 게이트(10)와 선택적 콘액을 이루기 위해 상기 제 1 층간 절연막(17)일부를 식각하여 콘택홀을 형상하고 이 콘택홀에 워드선(15)을 일정크기로 증착하는 제 2 단계, 및 상기 제 3 단후에 상기 워드선(15)의 절연을 위한 제 2 층간 절연막(17')을 도포하고 상기 활성영역(19)과의 콘택을 위해 제2 및 제 2 층간 절연막(17,17')을 소정의 크기로 식각하여 콘택홀을 형성한 다음 비트선(16)을 증착하여 상기 활성영역(19)과 콘택을 이루는 제 4 단계를 구비하여 이루어지는 것을 특징으로 하는 폴리실리콘 아이랜드를 이용한 마스크 롬 제조 방법.
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