JPS59132652A - 半導体読出し専用メモリのデ−タ固定方法 - Google Patents
半導体読出し専用メモリのデ−タ固定方法Info
- Publication number
- JPS59132652A JPS59132652A JP58008226A JP822683A JPS59132652A JP S59132652 A JPS59132652 A JP S59132652A JP 58008226 A JP58008226 A JP 58008226A JP 822683 A JP822683 A JP 822683A JP S59132652 A JPS59132652 A JP S59132652A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- data
- hole
- implanted
- psg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体読出し智用メモリに２けるデータ固定方
法に関し、狩にターンアラウンド時間を短縮し得るデー
タ固定方法を提案したものである。
法に関し、狩にターンアラウンド時間を短縮し得るデー
タ固定方法を提案したものである。
半導体の読出し専用メモ！Ｉ（ＲＯＭ）のメモリセルに
“１”、“０″の２値データを固定する方法としては （１） トランジスタの有無を“１″、０”に割付ける （２） イオン打込によりしきい値電圧を相違させ、
エンハンスメント型、デプレッション型の別を“ｌ”′
、“０”の別に割付ける （３） ドレインコンタクトの有無を“（Ｉ Ｐ＋、
“′０”に割付ける ０８種類が代表的なものである。
“１”、“０″の２値データを固定する方法としては （１） トランジスタの有無を“１″、０”に割付ける （２） イオン打込によりしきい値電圧を相違させ、
エンハンスメント型、デプレッション型の別を“ｌ”′
、“０”の別に割付ける （３） ドレインコンタクトの有無を“（Ｉ Ｐ＋、
“′０”に割付ける ０８種類が代表的なものである。
（１）の方法は集積度が高いという利点を胸する反面、
各メモリセルの１１′′又は“０”のデータがゲートス
テップのマスク工程で固定されるので、メモリデータが
与えられてからチップ完成までの期間、即ちターンアラ
ウンド時間が長いという難点がある。
各メモリセルの１１′′又は“０”のデータがゲートス
テップのマスク工程で固定されるので、メモリデータが
与えられてからチップ完成までの期間、即ちターンアラ
ウンド時間が長いという難点がある。
（２）の方法はメモリセルアレイ部の面積を小さくでき
集積度が高いという利点を有しておｐｌまだ各メモリセ
ルのデータはエンハンスメント、デプレッションのマス
ク工程にて固定されるため、（１）の方法よりターンア
ラウンド時ｒ１４１が若干短いが、十分であるとは汀え
ない。
集積度が高いという利点を有しておｐｌまだ各メモリセ
ルのデータはエンハンスメント、デプレッションのマス
ク工程にて固定されるため、（１）の方法よりターンア
ラウンド時ｒ１４１が若干短いが、十分であるとは汀え
ない。
（３）の方法は最後から２番日のマスク工程にてデータ
が固定されるのでターンアラウンド時間が短いという利
点を有する反面、集積度の点で前２者に劣っている。
が固定されるのでターンアラウンド時間が短いという利
点を有する反面、集積度の点で前２者に劣っている。
本願出願人は基本的には（２）の方法に依り、高集積度
が得られる上、（３）の方法と同程度の短いターンアラ
ウンド時間となすことができるデータ固定方法を提案ｌ
−だ（特願昭５６−２０８６９号）。このデータ固定方
法はゲート電極をＭｏ、Ｔｉ、管ａ、Ｗ等の高融点金属
にて構成し、所要トランジスタの金属ゲート１ｙ極上の
絶縁膜にその上層の電導層との導通をとるためのコンタ
クトホールをフォトリソグラフィ技術により開設するに
際して、これと同時的に所要トランジスタの金属ゲート
電極上の絶縁膜に孔を開設し、この孔から所定のイオン
を注入することを特徴とする。この方法による場合は集
積度が高いことは勿論、最後から２拍目のマスク工程に
てデータが固定されるのでターンアラウンド時間が大幅
に短縮されることになる。
が得られる上、（３）の方法と同程度の短いターンアラ
ウンド時間となすことができるデータ固定方法を提案ｌ
−だ（特願昭５６−２０８６９号）。このデータ固定方
法はゲート電極をＭｏ、Ｔｉ、管ａ、Ｗ等の高融点金属
にて構成し、所要トランジスタの金属ゲート１ｙ極上の
絶縁膜にその上層の電導層との導通をとるためのコンタ
クトホールをフォトリソグラフィ技術により開設するに
際して、これと同時的に所要トランジスタの金属ゲート
電極上の絶縁膜に孔を開設し、この孔から所定のイオン
を注入することを特徴とする。この方法による場合は集
積度が高いことは勿論、最後から２拍目のマスク工程に
てデータが固定されるのでターンアラウンド時間が大幅
に短縮されることになる。
本発明はターンアラウンド時間を上記既提案の発明より
も短縮できるデータ固定方法を提供することを目的とす
る。
も短縮できるデータ固定方法を提供することを目的とす
る。
本弁明に係る半導＋４−読υ用、専用メモリのデータ固
定方法はゲート電極をｂｉｏ、ｉ’ｉ、Ｔａ、Ｗ等の高
一点金属にて構成し、これらの、Ｅ層の配線層を覆う保
護膜形成後に、所要トランジスタのゲート電極上に孔を
開設し、この孔から所定のイオンを注入することを特徴
とする。
定方法はゲート電極をｂｉｏ、ｉ’ｉ、Ｔａ、Ｗ等の高
一点金属にて構成し、これらの、Ｅ層の配線層を覆う保
護膜形成後に、所要トランジスタのゲート電極上に孔を
開設し、この孔から所定のイオンを注入することを特徴
とする。
以下本発明をその実施例を示す図面に基き具体的に説明
する。
する。
＠１図はゲート′電極となるＭｏを被着したところまで
の状態を示している。回において１はｐ−基板、２は計
拡散層、８はメモリセルとなるトランジスタをエンハン
スメント型とすべくアクセプタ原子を注入した領域、４
は８１０□肩、５はその上層に形成したＭｏ層である。
の状態を示している。回において１はｐ−基板、２は計
拡散層、８はメモリセルとなるトランジスタをエンハン
スメント型とすべくアクセプタ原子を注入した領域、４
は８１０□肩、５はその上層に形成したＭｏ層である。
ＭＯ／＃５の厚さは５００〜１５００Ａ１好ましくｆｄ
５００〜１００ＯＡとする。ゲート電極にＡｌ又けＰ○
１ｙ−８ｉを用いる場合は１００ＯＡ程度の厚さのもの
を得ることは困難であるが、ｎｏ等の高融点金属登用い
る場合は十分この程度に迄薄膜化できる。
５００〜１００ＯＡとする。ゲート電極にＡｌ又けＰ○
１ｙ−８ｉを用いる場合は１００ＯＡ程度の厚さのもの
を得ることは困難であるが、ｎｏ等の高融点金属登用い
る場合は十分この程度に迄薄膜化できる。
次にへＩＯ層５のパターン化、ソースドレイン領域の形
成、ＰＥＧ層６の形成及びＰＥＧ層６に対する孔開は等
を周知の手順にて行い、更にその上層にはマスクを用い
てＡ／配線層７を蒸着によシ選択的に形成し、その上層
には８１．Ｎ４膜による保護層８を形成する。第２図は
ここまでの状態を示している。ＰＳＧ層６は１０００Ａ
程度にしておく。
成、ＰＥＧ層６の形成及びＰＥＧ層６に対する孔開は等
を周知の手順にて行い、更にその上層にはマスクを用い
てＡ／配線層７を蒸着によシ選択的に形成し、その上層
には８１．Ｎ４膜による保護層８を形成する。第２図は
ここまでの状態を示している。ＰＳＧ層６は１０００Ａ
程度にしておく。
次に第８図に示すように表層にフォトレジスト９を塗着
し、メモリセルのデータ固定用に作成されたマスク（図
示せず）を用いてフォトリソグラフィ技術によりデプレ
ッション型とすべきトランジスタのゲート電極、つま如
ＭＯＭ５上に保護層８を導通する孔１０を開設し、次に
Ａｓ＋等のドナー原子をｌ ５ Ｑ ｋｅＶの注入エネ
ルギで上方から注入する。そうするとドナー原子は孔１
０によって露出１７たＰＳＧＪｄ（ｉ、Ｍ、０層５及び
その下のゲートの８１０２層４を通過して基板１に達す
ることになり、イオン注入されたトランジスタはエンハ
ンスメント型からデプレッション型に変換され、所要の
データが固定される。イオン注入を必要としないトラン
ジスタについてはＭａｉ１５上にイオンを通過させない
程度のＰＢＧ層６．保護層８及びフォトレジスト９が存
在するのでイオン注入の虞れはない。
し、メモリセルのデータ固定用に作成されたマスク（図
示せず）を用いてフォトリソグラフィ技術によりデプレ
ッション型とすべきトランジスタのゲート電極、つま如
ＭＯＭ５上に保護層８を導通する孔１０を開設し、次に
Ａｓ＋等のドナー原子をｌ ５ Ｑ ｋｅＶの注入エネ
ルギで上方から注入する。そうするとドナー原子は孔１
０によって露出１７たＰＳＧＪｄ（ｉ、Ｍ、０層５及び
その下のゲートの８１０２層４を通過して基板１に達す
ることになり、イオン注入されたトランジスタはエンハ
ンスメント型からデプレッション型に変換され、所要の
データが固定される。イオン注入を必要としないトラン
ジスタについてはＭａｉ１５上にイオンを通過させない
程度のＰＢＧ層６．保護層８及びフォトレジスト９が存
在するのでイオン注入の虞れはない。
以上の如き本発明方法による場合は一般的には最終工程
である最上層の８１３Ｎ４保護層８を形成した後におい
てデータ固定を行うのでターンアラウンド時間を著しく
短縮することが可能となる。
である最上層の８１３Ｎ４保護層８を形成した後におい
てデータ固定を行うのでターンアラウンド時間を著しく
短縮することが可能となる。
また本発明方法による場合は保護層８形成のためのマス
ク工程終了後に用いるデータ固定用のマスクを１枚余分
に必要とするが、メモリセルのデータの変更はこのマス
クの変換のみで足り、他の工程には何ら影響を及はさな
い。ＰＳＧ層６をＭＯ層５上に残しておくので保護層８
に孔１０をあける際のオーバエツチングによってＭｏ層
５までエツチングしてしまうおそれが彦い等本発明は優
れた効果を奏する。
ク工程終了後に用いるデータ固定用のマスクを１枚余分
に必要とするが、メモリセルのデータの変更はこのマス
クの変換のみで足り、他の工程には何ら影響を及はさな
い。ＰＳＧ層６をＭＯ層５上に残しておくので保護層８
に孔１０をあける際のオーバエツチングによってＭｏ層
５までエツチングしてしまうおそれが彦い等本発明は優
れた効果を奏する。
なお実施例ではエンハンスメント型からデブレツション
型に変換することとしたが、逆も可能であることは言う
までもない。
型に変換することとしたが、逆も可能であることは言う
までもない。
第１図、第２図、第８図は本発明方法を説明するだめの
断面構造図である。 ６・・・ＭＯ層、６・・・Ｐ２Ｏ層、７・・・Ａｇ配線
層、８・・・保護層、１０・・・孔。 特許出願人 三洋電機株式会社 代・理 人 弁理士河野登夫 ２３９−
断面構造図である。 ６・・・ＭＯ層、６・・・Ｐ２Ｏ層、７・・・Ａｇ配線
層、８・・・保護層、１０・・・孔。 特許出願人 三洋電機株式会社 代・理 人 弁理士河野登夫 ２３９−
Claims (1)
- １、半導体読出し専用メモリにてメモリセルとなるトラ
ンジスタのしきい値電圧を相違させることによシデータ
を固定する方法において、ゲート電極をＭｏ、Ｔｉ、Ｔ
ａ、Ｗ等の高融点金属にて構成し、これらの上層の配線
層を覆う保護膜形成後に、所要トランジスタのゲート電
極上に孔を開設し、この孔から所定のイオンを注入する
ことを特徴とする半導体読出し専用メモリのデータ固定
方法う
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008226A JPS59132652A (ja) | 1983-01-20 | 1983-01-20 | 半導体読出し専用メモリのデ−タ固定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008226A JPS59132652A (ja) | 1983-01-20 | 1983-01-20 | 半導体読出し専用メモリのデ−タ固定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132652A true JPS59132652A (ja) | 1984-07-30 |
Family
ID=11687249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008226A Pending JPS59132652A (ja) | 1983-01-20 | 1983-01-20 | 半導体読出し専用メモリのデ−タ固定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132652A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151532U (ja) * | 1984-09-04 | 1986-04-07 | ||
| JPS62101069A (ja) * | 1985-10-28 | 1987-05-11 | Toshiba Corp | 半導体装置の製造方法 |
| US5272671A (en) * | 1991-01-14 | 1993-12-21 | Sharp Kabushiki Kaisha | Semiconductor memory device with redundancy structure and process of repairing same |
-
1983
- 1983-01-20 JP JP58008226A patent/JPS59132652A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151532U (ja) * | 1984-09-04 | 1986-04-07 | ||
| JPH04418Y2 (ja) * | 1984-09-04 | 1992-01-08 | ||
| JPS62101069A (ja) * | 1985-10-28 | 1987-05-11 | Toshiba Corp | 半導体装置の製造方法 |
| US5272671A (en) * | 1991-01-14 | 1993-12-21 | Sharp Kabushiki Kaisha | Semiconductor memory device with redundancy structure and process of repairing same |
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