JPH03265159A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特に入出力保護回路を有
する半導体装置に関する。

（従来の技術） 半導体の入出力端子および電源端子は、過大な電圧によ
り破壊されることがあり、この過大な電圧の代表的なも
のは静電気である。したがって静電破壊に対して十分な
保護対策がとれているかどうかが、半導体装置の性能を
評価する上で重要な要因となっている。

このため、静電破壊を防止すべく、従来から入出力端子
および電源端子に保護回路を設けることが提案されてい
る。

第７図はそのような保護回路の一例を示す回路図であり
、同図では多数備えられたポンディングパッドのうちの
１つだけを例示している。

半導体装置のチップ表面に設けられた入出力端子として
のポンディングパッド１１は半導体装置内の内部回路に
接続されると共に、保護トランジスタとしてのバイポー
ラトランジスタＴ５およびＴ６をそれぞれ介して第１の
電源供給端子であるｖｏｏ端子および第２の電源供給端
子であるＶ８８端子に接続されている。また、ｖｏｏ端
子とｖ８８端子はバイポーラトランジスタＴ７を介して
接続されている。これらの各トランジスタＴ５〜Ｔ７の
ベースにはベース電位（■ＢＢ）か与えられている。

次にこの保護回路の動作を説明する。ここではＰ型半導
体層内に形成されたＮＰＮ　ｌ−ランジスタを用いるも
のとする。

まず、入出力端子１１とＶ。０端子間に静電気がかかっ
た時には、入力と基板（Ｐ型半導体層）との接合部でブ
レークダウンを生じバイポーラ動作が始まるため、トラ
ンジスタＴ５がオンし、静電気はＴ５を介して放電する
。したがって、静電気は内部回路まで伝えられることか
なく、内部回路は保護される。同様に、入出力端子とＶ
８８８８端子静電気がかかった時には、保護トランジス
タＴ６がオンし、静電気はＴ６を介して放電し、内部回
路が保護される。また、ｖＣＣ端子とｖ８８８８端子静
電気がかかった時には、保護トランジスタＴ７がオンし
静電気はＴ７を介して放電し、内部回路が保護される。

このように電源供給端子および入出力端子間にどのよう
に静電気による高電圧がかかっても内部回路は保護され
るようになっている。

このような保護回路においては特に保護トランジスタＴ
７を形成するために素子および配線のためにかなりのス
ペースを必要とする。

ところで、半導体装置のパッケージにはＤＩＰ（Ｄｕａ
ｌ　　Ｉｎ１ｉｎｅ　Ｐａｃｋａｇｅ）　、　　Ｚ　Ｉ
　Ｐ（ＺＩｇｚａｇＩｎｌｊｎｅ　Ｐａｃｋａｇｅ）　
、　　　Ｓ　ＯＪ　（Ｓｊｎｇｌｅ　０ｕｔｌｉｎｅＪ
−１ｅａｄ）などの多くの種類があり、各パッケージに
は、それぞれに適したポンディングパッド配置がある。

したがって、ある種類の半導体チップにおけるパッドで
はこれらのパッケージすべてには対応できない場合も多
い。例えば、あるパッケージではある位置では人出力パ
ッドとして使用できなかったり、逆に必ず使用しなけれ
ばならなかったりする。このため、１種類の半導体チッ
プでこれらすべてのパッケージに対応することができる
ように、複数個のパッドと保護回路を標準構成としてあ
らかじめ半導体チップ上に形成しておき、パッケージの
設計段階において配線マスク上で配線を決定するいわゆ
るマスクスライス技術を用いて所望のパッドと保護回路
に接続するようにしたものが知られている。

第８図はその一例を示すものであり、半導体装置のうち
の一部を示している。

この例においては、第７図の保護トランジスタＴ５およ
びＴ６に対応する保護トランジスタＴ８およびＴ９並び
に保護トランジスタＴＩＯおよびＴｌｌが設けられ、保
護トランジスタＴ８およびＴ９の共通接続点には人出力
パッド１２が、保護トランジスタＴＩＯおびＴｌｌの共
通接続点には人出力バッド１３がそれぞれが接続されて
いる。

また、トランジスタＴ８およびＴＩＯの他端側はＶｃｃ
端子へ、トランジスタＴ９およびＴｌｌの他端側はＶｓ
８端子へそれぞれ接続されている。

この例においては、人出力パッドと内部回路の接続は配
線パターンを決定するマスク上の指定により行うように
なっている。ここではパッケージの制約上、入出力バッ
ド１２を内部回路に接続し、入出力パッド１３は内部回
路とは接続しないものとすれば、配線マスク上でそのよ
うに指定することにより、パッド１２が内部回路と接続
されることになる。したがって、人出力パッドの一方が
使用されるときには他の入出力パッドおよびそれに関係
する保護トランジスタは使用されないこととなる。すな
わち、パッド１２が使用されるときは、パッド１３およ
び保護トランジスタＴ１０およびＴ１１は使用されず、
パッド１３が使用されるときは、パッド１２および保護
トランジスタＴ８およびＴ９は使用されない。しかも、
この保護回路ではＶｃｃ端子とｖｓｓ端子間に静電気が
かかった時にはトランジスタＴ８およびＴ９あるいはト
ランジスタＴＩＯおよびＴｌｌかすべて導通する必要が
あるため、内部回路を確実に保護できない場合もあった
。

（発明が解決しようとする課題） 以上のように、従来用いられている保護回路は、ｖｃｏ
端子−ｖｓ８端子間の保護バイポーラトランジスタを備
える場合には配線上多くの配置スペースを必要とする。

これを解決するために内部回路の形成領域を狭めたり、
半導体装置周辺部のポンディングパッド形成領域の余裕
スペースに配置したりしているが、内部回路数やポンデ
ィングパッド数が多いためにこのようなことができない
場合には、半導体装置のチップサイズを大きくとって配
置せざるを得ず、微小化の要求に反するという問題があ
る。

また、前述したマスクスライス方式では、配線を行わず
に使用されないパッドと保護トランジスタが常に生ずる
ことになり、スペース的に無駄む領域が生じてしまうと
いう問題がある。

本発明はこのような問題を解決するためになされたもの
で、半導体装置のチップサイズを増大や無駄な素子を生
じさせることなく静電破壊に強い半導体装置を提供する
ことを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明によれば、第１導電型の半導体層の表面にボンデ
ィング用バッドを備えた半導体装置において、パッドの
近傍の半導体層に形成された第２導電型の第１の半導体
領域と、これと所定の間隔をおいて対向するように形成
された第２導電型の第２の半導体領域とを備え、パッド
を入力あるいは出力端子として使用する時には、パッド
を第１の半導体領域に接続するとともに第２の半導体領
域を第１の電源電位供給端に接続し、パッドを入力ある
いは出力端子として使用しない時には、第１の半導体領
域を第２の電源供給端に接続するとともに第２の半導体
領域を第１の電源供給端に接続したことを特徴としてい
る。

バッド近傍の半導体層に形成された第２導電型の第３の
半導体領域と、これと所定の間隔をおいて対向するよう
に形成された第２の導電型の第４の半導体領域をさらに
備え、ボンディング用パッドを入力あるいは出力端子と
して使用する時は、ボンディング用パッドを第３の半導
体領域に接続し、第４の半導体領域を第２の電源電位供
給端に接続し、ボンディング用バットを入力あるいは出
力端子として使用しない時は、第３の半導体領域を第２
の電源供給端に接続し、第４の半導体領域を前記第１の
電源供給端に接続するとよい。

また、上述した第１の半導体領域と、第３の半導体領域
が共有されたものであるとよい。

これらにおいて各半導体領域とポンディングパッド、各
電源電位供給端との接続が配線マスクのパターンにより
選択されるものであるとよい。

（作　用） 本発明によれば、入出力パッドとこれに対応する保護ト
ランジスタを有しているが、マスクスライス方式の配線
は人出カパッドが内部配線と接続されないときには保護
トランジスタをバッドに接続することなく２つの電源電
位にそれぞれ接続し、基板電位をベース入力とするよう
にしているので、各バッド毎に２つの電源電位間の保護
トランジスタを設ける必要がない。

この結果、チップサイズの増加を招くことなく、各入出
力バッドの保護を図ることができる。

（実施例） 以下、図面を参照して本願発明の実施例のいくつかを詳
細に説明する。

第１図は本発明の一実施例の一部を示す概念図である。

第１図には２つのポンディングパッド１および２が示さ
れ、バッド１に対しては直列接続された２つのバイポー
ラトランジスタＴ１およびＴ２、バッド２に対しては直
列接続された２つのバイポーラトランジスタＴ３および
Ｔ４がそれぞれ準備されている。これらのトランジスタ
は後述するようにＰ型の半導体基板あるいはウェルをな
す半導体層内に形成されている。

このようなバッドと保護トランジスタはマスクスライス
方式で配線が行われる。

第１図ではバッド１が内部回路と接続されるものとすれ
ば、トランジスタＴ１とＴ２の接続点にバッド１と内部
回路からの配線ＷＩＮか接続される。

そして、トランジスタＴ１の他端側はＶｃｏに、トラン
ジスタＴ２の他端側はＶｓｓに接続されている。

一方、バッド２は内部回路とは接続されないため、これ
に対応して設けられたトランジスタＴ３およびＴ４につ
いては、ＶＣＣ端とＶｓｓ端との間にトランジスタＴ３
および第４のトランジスタＴ４が接続されている。これ
らの各トランジスタのベースには基板電位ｖＢＢが与え
られている。

第３図は、第１図の回路図に示された構成を具体化した
平面図である。

同図においては、バッド１の近傍のデッドスペースにト
ランジスタＴ１とＴ２、バッド２の近傍のデッドスペー
スにトランジスタＴ３とＴ４を形成している。この第３
図の１−１線に沿った素子断面図が第４図に示される。

この第４図から明らかなように、半導体基板あるいは半
導体基板の表面に形成されたウェルであるＰ型半導体層
１０の表面に、Ｎ　拡散層３．４．５および６．７．８
が一定の間隔で形成されている。拡散層３および４、拡
散層４および５、拡散層６および７、拡散層７および８
はそれぞれＰ型半導体層を介して対向しているため、第
４図において破線で示されるようにそれぞれバイポーラ
トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４をなすことになる
。

そして、拡散層４には配線ＷＩＮが接続され、拡散層３
は配線Ｗ。ｃＡによりＶＣＣに、拡散層５は配１ｓＷｓ
ｓＡによりＶＳ２にそれぞれ接続され、また、拡散層６
および８は配線ＷｃｏＢによりＶ。０に、拡散層８は配
線Ｗ　ｓｓ　ＢによりＶ８８にそれぞれ接続されている
。

このような配線を行うことにより、に、配線ｗＩＮ、Ｗ
ｃｃＡ、ＷｃｃＢ％ＷｓｓＡＳＷｓｓＢで接続すること
により、第１図の回路と等価となっている。

このような構成では、バッド１とＶＣＣ間に静電気がか
かったときにはトランジスタＴ１がオンすることにより
内部回路が保護され、バッド２とＶＳ８間に静電気がか
かったときにはトランジスタＴ２がオンすることにより
内部回路が保護されることになる。また、ＶｃｃとＶＳ
８間に静電気かかかったときには内部回路やバッドとは
接続がされていないトランジスタＴ３およびＴ４がオン
することにより内部回路が保護されることになる。この
場合の保護動作はトランジスタＴ３およびＴ４のいずれ
かがオンすれば十分であるから、確実な保護動作が期待
できる。

第２図は、第１図の実施例の変形例であり、パッド２側
が内部回路に接続された様子を示している。すなわち、
バッド２は内部回路に接続されるとともに保護トランジ
スタＴ３およびＴ４の共通接続点に接続され、トランジ
スタＴ３の他端側はＶｃｃに、トランジスタＴ４の他端
側はＶｓｓにそれぞれ接続され、また、バッドｌや内部
回路とは接続されないトランジスタＴ１およびＴ２の共
通接続端はＶ８ｓに、他端側はそれぞれＶ。０に接続さ
れている。

このような接続における動作は第１図における場合と全
く同じである。

以上の実施例では使用するパッドの保護を２つの電源電
位に対して保護するものとしたが、必ずしもその必要は
なく、いずれか一方とすることもできる。

第５図および第６図はそのような実施例を示すもので、
これらの実施例ではボンディング用パッド１および２に
対して、保護トランジスタはそれぞれＴ２およびＴ４の
１個ずつのみ設けられている。これは、半導体装置の特
性によってはある基準電位に対して保護を行えば十分で
あることが多いためであり、一般には接地電位であるＶ
８８に対して保護を行えば良い。

第５図においては内部回路に接続されたパッド１にはベ
ースに基板電位ＶＢＢが与えられたトランジスタＴ２の
一端が接続され、他端はＶ８ｓに接続されている。一方
、内部回路に接続されないパッド２の近傍のトランジス
タＴ４はベースがｖＢＢに、コレクタがＶ　に、エミッ
タがＶｓｓにそれぞれ接Ｃ 続されている。

このような構成ではパッドとｖｓｓ間の保護はトランジ
スタＴ２により、ＶｃｃとＶｓｓ間の保護はトランジス
タＴ４により行われることになる。

また、第６図は第５図においてバ・ノド２側を内部回路
に接続するようにし、保護トランジスタＴ４の他端側を
Ｖｃｃに接続するようにして、ノ＜・ソドとＶ。０間の
保護を重視するようにした実施例であり、その動作は前
述したとおりであるので省略する。

以上の実施例においては、半導体層がＰ型であるＮＰＮ
型トランジスタを保護トランジスタとして用いる場合に
ついて述べたが、これに限ることなく、各領域の導電型
をすべて逆のものとしても良い。

また、第１図および第２図の実施例ではトランジスタＴ
１およびＴ２と、トランジスタＴ３およびＴ４で拡散領
域を共用しているが、別個に形成することもできる。

〔発明の効果〕

以上述べたとおり、本発明によれば、ポンディングパッ
ド、Ｖｃｃ端、Ｖｓｓ端のうちいずれか２つのものの間
に静電気などの高電圧が加わっても、保護用のバイポー
ラトランジスタによってその電圧が内部回路に直接加わ
るのか阻止される。しかも、本願発明においては使用し
ないパッドに付随する保護回路を電源電圧端間の保護に
用いているため、マスクスライス方式による配線を行っ
ても無駄な素子の発生がなく、かつ素子形成面積を増大
させることなく、必要十分な保護を図ることができる。

の保護回路の例を示す回路図である。

１．２，１１，１２．１３・・・人出力パッド、３〜８
・・・Ｎ＋拡散層、Ｔ１−Ｔ１１・・・バイポーラトラ
ンジスタ。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体層の表面にボンディング用パッ
   ドを備えた半導体装置において、前記パッドの近傍の前
   記半導体層に形成された第２導電型の第１の半導体領域
   と、これと所定の間隔をおいて対向するように形成され
   た第２導電型の第２の半導体領域とを備え、前記パッド
   を入力あるいは出力端子として使用する時には、前記パ
   ッドを前記第１の半導体領域に接続するとともに前記第
   ２の半導体領域を第１の電源電位供給端に接続し、前記
   パッドを入力あるいは出力端子として使用しない時には
   、前記第１の半導体領域を第２の電源供給端に接続する
   とともに前記第２の半導体領域を前記第１の電源供給端
   に接続したことを特徴とする半導体装置。 ２、前記パッド近傍の前記半導体層に形成された第２導
   電型の第３の半導体領域と、これと所定の間隔をおいて
   対向するように形成された第２の導電型の第４の半導体
   領域をさらに備え、前記パッドを入力あるいは出力端子
   として使用する時は、前記パッドを前記第３の半導体領
   域に接続し、前記第４の半導体領域を第２の電源電位供
   給端に接続し、前記パッドを入力あるいは出力端子とし
   て使用しない時は、前記第３の半導体領域を第２の電源
   供給端に接続し、前記第４の半導体領域を前記第１の電
   源供給端に接続したことを特徴とする請求項１記載の半
   導体装置。 ３、前記第１の半導体領域と、前記第３の半導体領域が
   共有されたものであることを特徴とする請求項２記載の
   半導体装置。 ４、前記各領域と前記パッド、各電源電位供給端との接
   続が配線マスクのパターンにより選択されるものである
   請求項３記載の半導体装置。 ５、前記第１および第２の半導体領域が前記パッド間の
   未使用領域に形成されたものである請求項１記載の半導
   体装置。 ６、前記第３および第４の半導体領域が前記パッド間の
   未使用領域に形成されたものである請求項２記載の半導
   体装置。