JPH1022448A - 静電破壊/ラッチアップ対策半導体装置 - Google Patents
静電破壊/ラッチアップ対策半導体装置Info
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- JPH1022448A JPH1022448A JP8173146A JP17314696A JPH1022448A JP H1022448 A JPH1022448 A JP H1022448A JP 8173146 A JP8173146 A JP 8173146A JP 17314696 A JP17314696 A JP 17314696A JP H1022448 A JPH1022448 A JP H1022448A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Elimination Of Static Electricity (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【課題】 確実なESD及びLUPの対策を講じるとと
もに、チップサイズを小さくすることができ、製造コス
トの低減を図ることができる静電破壊/ラッチアップ対
策半導体装置を提供する。 【解決手段】 半導体パッケージの底部に敷きつめられ
る電源またはGNDに接続される導体部17と、この導
体部17上の中央に搭載されるチップ15と、前記導体
部17上であって前記チップ15の周囲に配置される静
電破壊/ラッチアップ対策回路を構成する素子13と、
この素子13の上面に接続されるインナーリード14と
を設ける。
もに、チップサイズを小さくすることができ、製造コス
トの低減を図ることができる静電破壊/ラッチアップ対
策半導体装置を提供する。 【解決手段】 半導体パッケージの底部に敷きつめられ
る電源またはGNDに接続される導体部17と、この導
体部17上の中央に搭載されるチップ15と、前記導体
部17上であって前記チップ15の周囲に配置される静
電破壊/ラッチアップ対策回路を構成する素子13と、
この素子13の上面に接続されるインナーリード14と
を設ける。
Description
【0001】
【発明の属する技術分野】本発明は、静電破壊(ES
D)/ラッチアップ(LUP)対策半導体装置に関する
ものである。
D)/ラッチアップ(LUP)対策半導体装置に関する
ものである。
【0002】
【従来の技術】従来、静電破壊(ESD)/ラッチアッ
プ(LUP)耐量向上のための対策回路(以下、これら
のESD及びLUP耐量向上のための対策回路を、単に
対策回路という)として、シリコンウエハ上に実現され
るデバイス(以下、チップと称す)において、対策回路
をパターン化し、サージが印加された際には、対策回路
を通して電源、または基板にサージを放出する方法を採
っている。
プ(LUP)耐量向上のための対策回路(以下、これら
のESD及びLUP耐量向上のための対策回路を、単に
対策回路という)として、シリコンウエハ上に実現され
るデバイス(以下、チップと称す)において、対策回路
をパターン化し、サージが印加された際には、対策回路
を通して電源、または基板にサージを放出する方法を採
っている。
【0003】このような場合には、以下に示すような問
題点があった。 (1)対策回路自体のサイズがサージ耐量に比例するた
め、縮小には限度があり、また、対策回路と内部回路に
ある程度の距離を必要とするため、ボンディングパッド
周辺のパターン(以下、I/Oと称す)のサイズが大き
くなることは避けられず、結果的にチップが大きくな
る。
題点があった。 (1)対策回路自体のサイズがサージ耐量に比例するた
め、縮小には限度があり、また、対策回路と内部回路に
ある程度の距離を必要とするため、ボンディングパッド
周辺のパターン(以下、I/Oと称す)のサイズが大き
くなることは避けられず、結果的にチップが大きくな
る。
【0004】(2)対策回路を通して基板ウエハに放出
されたサージは、そのまま内部回路に到達し、LUPの
トリガー電流となる。 (3)対策回路の構成方法やデバイスの強度が異なるた
め、ウエハプロセス毎にI/O専用の設計基準が必要と
なり、その設計基準作成のために、試作チップによるE
SD/LUP測定が必要となる。本測定には、相当数の
サンプルと時間を要し、しかも、基準に満たない場合に
は再作成を行うため、相当の期間を要する。さらに、試
作品ではなく商品において基準に満たない場合も、量産
が困難になるため、商品再作成を余儀なくされ、納期/
信用に影響する。
されたサージは、そのまま内部回路に到達し、LUPの
トリガー電流となる。 (3)対策回路の構成方法やデバイスの強度が異なるた
め、ウエハプロセス毎にI/O専用の設計基準が必要と
なり、その設計基準作成のために、試作チップによるE
SD/LUP測定が必要となる。本測定には、相当数の
サンプルと時間を要し、しかも、基準に満たない場合に
は再作成を行うため、相当の期間を要する。さらに、試
作品ではなく商品において基準に満たない場合も、量産
が困難になるため、商品再作成を余儀なくされ、納期/
信用に影響する。
【0005】また、上記したチップ内に対策回路を設け
ることと併用して、リードフレームと電源の間に容量を
もたせることにより、静電耐量を持たせ、電源ノイズを
低減するようにしたり(例えば、特開平6−35002
1号参照)や、リードフレームとの上面に絶縁シートを
貼り付け、その絶縁シート上に上記対策回路を有する半
導体チップを搭載するようにしたもの(例えば、特開平
6−232332号参照)が提案されている。
ることと併用して、リードフレームと電源の間に容量を
もたせることにより、静電耐量を持たせ、電源ノイズを
低減するようにしたり(例えば、特開平6−35002
1号参照)や、リードフレームとの上面に絶縁シートを
貼り付け、その絶縁シート上に上記対策回路を有する半
導体チップを搭載するようにしたもの(例えば、特開平
6−232332号参照)が提案されている。
【0006】
【発明が解決しようとする課題】しかしながら、上記し
た対策回路では、ESD及びLUPの原因となる外部入
力であるサージが、対策回路を通るよりも早く、チップ
に到達することになる。また、対策回路に印加されたサ
ージを放出する経路が確保されておらず、有効な対策に
なりえない。
た対策回路では、ESD及びLUPの原因となる外部入
力であるサージが、対策回路を通るよりも早く、チップ
に到達することになる。また、対策回路に印加されたサ
ージを放出する経路が確保されておらず、有効な対策に
なりえない。
【0007】本発明は、上記問題点を除去し、チップ内
に対策回路を設けることなく、しかもリードフレームと
電源又はGNDに接続される導体部間及び又はリードフ
レームとチップ間に外付けとして、対策回路を構成し得
る素子を配置して確実なESD及びLUPの対策を講じ
るとともに、チップサイズを小さくすることができ、製
造コストの低減を図ることができる静電破壊/ラッチア
ップ対策半導体装置を提供することを目的とする。
に対策回路を設けることなく、しかもリードフレームと
電源又はGNDに接続される導体部間及び又はリードフ
レームとチップ間に外付けとして、対策回路を構成し得
る素子を配置して確実なESD及びLUPの対策を講じ
るとともに、チップサイズを小さくすることができ、製
造コストの低減を図ることができる静電破壊/ラッチア
ップ対策半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔1〕静電破壊/ラッチアップ対策半導体装置におい
て、半導体パッケージの底部に敷かれるとともに、電源
またはGNDに接続される導体部と、この導体部上の中
央に搭載されるチップと、前記導体部上であって前記チ
ップの周囲に配置される静電破壊/ラッチアップ対策回
路を構成する素子と、この素子の上面に接続されるイン
ナーリードとを設けるようにしたものである。
成するために、 〔1〕静電破壊/ラッチアップ対策半導体装置におい
て、半導体パッケージの底部に敷かれるとともに、電源
またはGNDに接続される導体部と、この導体部上の中
央に搭載されるチップと、前記導体部上であって前記チ
ップの周囲に配置される静電破壊/ラッチアップ対策回
路を構成する素子と、この素子の上面に接続されるイン
ナーリードとを設けるようにしたものである。
【0009】〔2〕上記〔1〕記載の静電破壊/ラッチ
アップ対策半導体装置において、前記インナーリードは
前記素子の上面に直付けされるようにしたものである。 〔3〕上記〔2〕記載の静電破壊/ラッチアップ対策半
導体装置において、前記インナーリード上に静電破壊/
ラッチアップ対策回路を構成する素子を配置し、この素
子の上面に電源またはGNDに接続される導体部を備え
るようにしたものである。
アップ対策半導体装置において、前記インナーリードは
前記素子の上面に直付けされるようにしたものである。 〔3〕上記〔2〕記載の静電破壊/ラッチアップ対策半
導体装置において、前記インナーリード上に静電破壊/
ラッチアップ対策回路を構成する素子を配置し、この素
子の上面に電源またはGNDに接続される導体部を備え
るようにしたものである。
【0010】〔4〕上記〔1〕記載の静電破壊/ラッチ
アップ対策半導体装置において、前記素子の上面と前記
インナーリード間を導体で接続し、かつ前記素子の上面
と前記チップ間を導体で接続するようにしたものであ
る。 〔5〕上記〔4〕記載の静電破壊/ラッチアップ対策半
導体装置において、前記インナーリードと前記半導体パ
ッケージの底部に敷かれるとともに、電源またはGND
に接続される導体部との間に静電破壊/ラッチアップ対
策回路を構成する素子を配置するようにしたものであ
る。
アップ対策半導体装置において、前記素子の上面と前記
インナーリード間を導体で接続し、かつ前記素子の上面
と前記チップ間を導体で接続するようにしたものであ
る。 〔5〕上記〔4〕記載の静電破壊/ラッチアップ対策半
導体装置において、前記インナーリードと前記半導体パ
ッケージの底部に敷かれるとともに、電源またはGND
に接続される導体部との間に静電破壊/ラッチアップ対
策回路を構成する素子を配置するようにしたものであ
る。
【0011】〔6〕上記〔1〕記載の静電破壊/ラッチ
アップ対策半導体装置において、前記インナーリードは
前記素子の外側上面上に直付けし、前記素子の内側上面
と前記チップとを導体で接続するようにしたものであ
る。 〔7〕上記〔6〕記載の静電破壊/ラッチアップ対策半
導体装置において、前記インナーリード上面に形成され
る静電破壊/ラッチアップ対策回路を構成する素子と、
この素子上に形成される電源またはGNDに接続される
導体部とを形成するようにしたものである。
アップ対策半導体装置において、前記インナーリードは
前記素子の外側上面上に直付けし、前記素子の内側上面
と前記チップとを導体で接続するようにしたものであ
る。 〔7〕上記〔6〕記載の静電破壊/ラッチアップ対策半
導体装置において、前記インナーリード上面に形成され
る静電破壊/ラッチアップ対策回路を構成する素子と、
この素子上に形成される電源またはGNDに接続される
導体部とを形成するようにしたものである。
【0012】〔8〕上記〔1〕乃至〔7〕記載のいずれ
か1項記載の静電破壊/ラッチアップ対策半導体装置に
おいて、前記静電破壊/ラッチアップ対策回路を構成す
る素子は不導体のフィルム、半導体のPN接合によるダ
イオード、又は半導体トランジスタにより構成されるダ
イオードである。 上記のように構成したので、チップ内に対策回路を設け
ることなく、しかもリードフレームと電源又はGNDに
接続される導体部間及び又はリードフレームとチップ間
に外付けとして、対策回路を構成し得る素子を配置して
確実なESD及びLUPの対策を講じるとともに、チッ
プサイズを小さくすることができ、製造コストの低減を
図ることができる。
か1項記載の静電破壊/ラッチアップ対策半導体装置に
おいて、前記静電破壊/ラッチアップ対策回路を構成す
る素子は不導体のフィルム、半導体のPN接合によるダ
イオード、又は半導体トランジスタにより構成されるダ
イオードである。 上記のように構成したので、チップ内に対策回路を設け
ることなく、しかもリードフレームと電源又はGNDに
接続される導体部間及び又はリードフレームとチップ間
に外付けとして、対策回路を構成し得る素子を配置して
確実なESD及びLUPの対策を講じるとともに、チッ
プサイズを小さくすることができ、製造コストの低減を
図ることができる。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は本発明の第1
実施例を示す静電破壊/ラッチアップ対策回路をパッケ
ージ(PKG)に作り込む場合の構成図であり、図1
(a)はその平面図、図1(b)は図1(a)のA−A
線断面図である。
て図面を参照して詳細に説明する。図1は本発明の第1
実施例を示す静電破壊/ラッチアップ対策回路をパッケ
ージ(PKG)に作り込む場合の構成図であり、図1
(a)はその平面図、図1(b)は図1(a)のA−A
線断面図である。
【0014】図において、11はパッケージ、12はそ
のパッケージ外形、13は対策回路を構成する素子
(物)、14はインナーリード、15はチップ、16は
チップ15とインナーリード14間を接続するボンディ
ングワイヤ、17は半導体パッケージの底部に敷かれる
とともに電源または接地電位(以下GNDと称す)に接
続された導体部である。
のパッケージ外形、13は対策回路を構成する素子
(物)、14はインナーリード、15はチップ、16は
チップ15とインナーリード14間を接続するボンディ
ングワイヤ、17は半導体パッケージの底部に敷かれる
とともに電源または接地電位(以下GNDと称す)に接
続された導体部である。
【0015】このように、インナーリード14の領域
に、電源または接地電位(以下GNDと称す)に接地さ
れた導体部17を敷きつめ、インナーリード14と前記
導体部17の間に対策回路を構成する素子13を挟み込
み、電気的に接続することにより、インナーリード14
に印加されたサージは対策回路で吸収された後、前記導
体部17を通して電源または接地電位GNDに放出され
る。
に、電源または接地電位(以下GNDと称す)に接地さ
れた導体部17を敷きつめ、インナーリード14と前記
導体部17の間に対策回路を構成する素子13を挟み込
み、電気的に接続することにより、インナーリード14
に印加されたサージは対策回路で吸収された後、前記導
体部17を通して電源または接地電位GNDに放出され
る。
【0016】図2は本発明の第2実施例を示す静電破壊
/ラッチアップ対策回路をパッケージ(PKG)に作り
込む場合の構成図であり、図2(a)はその平面図、図
2(b)は図2(a)のA部の対策回路の構成図であ
る。ここでは、対策回路を構成する素子を挟み込む方法
として、例えば、不導体であるフィルム21を用いて、
インナーリード14と接触する位置に対策回路を作り込
み、インナーリード14と前記導体部17の間に前記フ
ィルム21を挟み込み、電気的に接続することが考えら
れる。また、例えば、シリコンウエハ等の対策回路を構
成し得る材料を用い、前記材料そのものに対策回路を構
成し、前記フィルム21の部分を前記材料に置き換える
ことにより、同様に実現することができる。なお、10
はチップが搭載される空間である。
/ラッチアップ対策回路をパッケージ(PKG)に作り
込む場合の構成図であり、図2(a)はその平面図、図
2(b)は図2(a)のA部の対策回路の構成図であ
る。ここでは、対策回路を構成する素子を挟み込む方法
として、例えば、不導体であるフィルム21を用いて、
インナーリード14と接触する位置に対策回路を作り込
み、インナーリード14と前記導体部17の間に前記フ
ィルム21を挟み込み、電気的に接続することが考えら
れる。また、例えば、シリコンウエハ等の対策回路を構
成し得る材料を用い、前記材料そのものに対策回路を構
成し、前記フィルム21の部分を前記材料に置き換える
ことにより、同様に実現することができる。なお、10
はチップが搭載される空間である。
【0017】さらに、前記導体部17と入出力信号のリ
ード間の容量効果により、ノイズ低減の効果が期待でき
る。次に、本発明の第3実施例について説明する。図3
は本発明の第3実施例を示す静電破壊/ラッチアップ対
策回路をパッケージ(PKG)に作り込む場合の構成図
であり、図3(a)はその平面図、図3(b)は図3
(a)のB−B線断面図である。
ード間の容量効果により、ノイズ低減の効果が期待でき
る。次に、本発明の第3実施例について説明する。図3
は本発明の第3実施例を示す静電破壊/ラッチアップ対
策回路をパッケージ(PKG)に作り込む場合の構成図
であり、図3(a)はその平面図、図3(b)は図3
(a)のB−B線断面図である。
【0018】第1実施例と同様の方法を用い、さらに、
例えば、半導体パッケージの底部に敷かれるとともに電
源又はGNDに接続された導体部17−対策回路を構成
する素子(物)31−インナーリード14−対策回路を
構成する素子(物)32−半導体パッケージの底部に敷
かれるとともに、電源又はGNDに接続された導体部3
3の順に挟み込む構造にする。対策回路の構成について
は図2と同様である。
例えば、半導体パッケージの底部に敷かれるとともに電
源又はGNDに接続された導体部17−対策回路を構成
する素子(物)31−インナーリード14−対策回路を
構成する素子(物)32−半導体パッケージの底部に敷
かれるとともに、電源又はGNDに接続された導体部3
3の順に挟み込む構造にする。対策回路の構成について
は図2と同様である。
【0019】さらに、正負両方のサージに対応が可能な
ESD/LUP対策回路を構成することができ、チップ
面積縮小の効果も高い。次に、本発明の第4実施例につ
いて説明する。図4は本発明の第4実施例を示す静電破
壊/ラッチアップ対策回路をインナーリード−チップ間
に作り込む場合の構成図であり、図4(a)はその平面
図、図4(b)は図4(a)のC−C線断面図である。
ESD/LUP対策回路を構成することができ、チップ
面積縮小の効果も高い。次に、本発明の第4実施例につ
いて説明する。図4は本発明の第4実施例を示す静電破
壊/ラッチアップ対策回路をインナーリード−チップ間
に作り込む場合の構成図であり、図4(a)はその平面
図、図4(b)は図4(a)のC−C線断面図である。
【0020】図4に示すように、デバイスチップの搭載
スペースを残して、パッケージに予めESD/LUP対
策回路を構成した素子(物)41、例えば、シリコンウ
エハ上に実現されたダイオードを設置する。前記素子4
1は、インナーリード14と、ボンディングワイヤ43
あるいはプリント配線等で接続され、かつ、対策回路を
構成した素子41は電源及びGNDに接続されることに
より、インナーリード14に印加されたサージは前記対
策回路を構成した素子41を通して、電源またはGND
に放出される。なお、42はボンディングワイヤであ
る。
スペースを残して、パッケージに予めESD/LUP対
策回路を構成した素子(物)41、例えば、シリコンウ
エハ上に実現されたダイオードを設置する。前記素子4
1は、インナーリード14と、ボンディングワイヤ43
あるいはプリント配線等で接続され、かつ、対策回路を
構成した素子41は電源及びGNDに接続されることに
より、インナーリード14に印加されたサージは前記対
策回路を構成した素子41を通して、電源またはGND
に放出される。なお、42はボンディングワイヤであ
る。
【0021】対策回路については、第1実施例及び第2
実施例で用いられるダイオードの他に、シリコンウエハ
上に実現されたトランジスタを電源/GNDに接続する
形式のダイオードを使用することもできる(後述する図
5参照)。次に、本発明の第5実施例について説明す
る。図5は本発明の第5実施例を示す静電破壊/ラッチ
アップ対策回路をインナーリード−チップ間に作り込む
場合の構成図であり、図5(a)はその全体平面図、図
5(b)は図5(a)のA部上面図、図5(c)は図5
(a)のA部断面図、図5(d)は他の例(トランジス
タによるダイオード)を示す図5(a)の上面図であ
る。
実施例で用いられるダイオードの他に、シリコンウエハ
上に実現されたトランジスタを電源/GNDに接続する
形式のダイオードを使用することもできる(後述する図
5参照)。次に、本発明の第5実施例について説明す
る。図5は本発明の第5実施例を示す静電破壊/ラッチ
アップ対策回路をインナーリード−チップ間に作り込む
場合の構成図であり、図5(a)はその全体平面図、図
5(b)は図5(a)のA部上面図、図5(c)は図5
(a)のA部断面図、図5(d)は他の例(トランジス
タによるダイオード)を示す図5(a)の上面図であ
る。
【0022】図5において、50はチップが搭載される
空間、51は不導体のフィルムまたは対策回路を構成し
得る材料、52は対策回路を作り込む領域、53は半導
体のPN接合によるダイオード、54は半導体パッケー
ジの底部に敷かれるとともに電源またはGNDに接続さ
れる導体部と、55は電源又はGNDに接続されるトラ
ンジスタによるダイオードである。
空間、51は不導体のフィルムまたは対策回路を構成し
得る材料、52は対策回路を作り込む領域、53は半導
体のPN接合によるダイオード、54は半導体パッケー
ジの底部に敷かれるとともに電源またはGNDに接続さ
れる導体部と、55は電源又はGNDに接続されるトラ
ンジスタによるダイオードである。
【0023】このように、対策回路については、第1実
施例及び第2実施例で用いられるダイオードの他に、シ
リコンウエハ上に実現されたトランジスタを電源/GN
Dに接続する形式のダイオードを使用することもでき
る。また、正負両方のサージに対応が可能なESD/L
UP対策回路を構成することができ、チップ面積縮小の
効果も高く、さらに、パッケージを選ばずに構成するこ
とができ、必要部分だけに対策回路を構築できるといっ
たフレキシビリティを提供することができる。
施例及び第2実施例で用いられるダイオードの他に、シ
リコンウエハ上に実現されたトランジスタを電源/GN
Dに接続する形式のダイオードを使用することもでき
る。また、正負両方のサージに対応が可能なESD/L
UP対策回路を構成することができ、チップ面積縮小の
効果も高く、さらに、パッケージを選ばずに構成するこ
とができ、必要部分だけに対策回路を構築できるといっ
たフレキシビリティを提供することができる。
【0024】次に、本発明の第6実施例について説明す
る。図6は本発明の第6実施例を示す静電破壊/ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図6(a)はその平
面図、図6(b)は図6(a)のD−D線断面図であ
る。この実施例では、第1実施例と第4実施例を組み合
わせた構成にする。
る。図6は本発明の第6実施例を示す静電破壊/ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図6(a)はその平
面図、図6(b)は図6(a)のD−D線断面図であ
る。この実施例では、第1実施例と第4実施例を組み合
わせた構成にする。
【0025】図6において、61はパッケージ外形、6
2はチップ、63は半導体パッケージの底部に敷かれる
とともに電源またはGNDに接続される導体部、64は
対策回路を構成する素子(物)(導体部63とインナー
リード65との間に配置される)、65はインナーリー
ド、66はインナーリード65とチップ62との間に配
置される対策回路を構成する素子(物)、67はインナ
ーリード65と対策回路を構成する素子66との間を接
続するボンディングワイヤ、68は対策回路を構成する
素子66とチップ62との間を接続するボンディングワ
イヤである。
2はチップ、63は半導体パッケージの底部に敷かれる
とともに電源またはGNDに接続される導体部、64は
対策回路を構成する素子(物)(導体部63とインナー
リード65との間に配置される)、65はインナーリー
ド、66はインナーリード65とチップ62との間に配
置される対策回路を構成する素子(物)、67はインナ
ーリード65と対策回路を構成する素子66との間を接
続するボンディングワイヤ、68は対策回路を構成する
素子66とチップ62との間を接続するボンディングワ
イヤである。
【0026】この実施例では、対策回路については、第
1実施例及び第2実施例で用いられるダイオードと、シ
リコンウエハ上に実現されたトランジスタを電源/GN
Dに接続する形式のダイオードを同時に使用することが
できる。また、ESD/LUP対策としては第1実施
例、第3実施例の効果が期待できる。さらに、導体部と
入出力信号のリード間の容量効果によりノイズ低減の効
果が期待できる。
1実施例及び第2実施例で用いられるダイオードと、シ
リコンウエハ上に実現されたトランジスタを電源/GN
Dに接続する形式のダイオードを同時に使用することが
できる。また、ESD/LUP対策としては第1実施
例、第3実施例の効果が期待できる。さらに、導体部と
入出力信号のリード間の容量効果によりノイズ低減の効
果が期待できる。
【0027】次に、本発明の第7実施例について説明す
る。図7は本発明の第7実施例を示す静電破壊/ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図7(a)はその平
面図、図7(b)は図7(a)のE−E線断面図であ
る。図7において、71はパッケージ外形、72はチッ
プ、73は半導体パッケージの底部に敷かれるとともに
電源またはGNDに接続される導体部、74は対策回路
を構成する素子(物)(導体部73とインナーリード7
5との間に配置される)、75はインナーリード、76
は対策回路を構成する素子74とチップ72との間を接
続するボンディングワイヤである。
る。図7は本発明の第7実施例を示す静電破壊/ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図7(a)はその平
面図、図7(b)は図7(a)のE−E線断面図であ
る。図7において、71はパッケージ外形、72はチッ
プ、73は半導体パッケージの底部に敷かれるとともに
電源またはGNDに接続される導体部、74は対策回路
を構成する素子(物)(導体部73とインナーリード7
5との間に配置される)、75はインナーリード、76
は対策回路を構成する素子74とチップ72との間を接
続するボンディングワイヤである。
【0028】この実施例では、主に金線で高価なボンデ
ィングワイヤを短く/少なくすることができ、経済効果
が高い。次に、本発明の第8実施例について説明する。
図8は本発明の第8実施例を示す静電破壊/ラッチアッ
プ対策回路をインナーリード−チップ間に作り込む場合
の構成図であり、図8(a)は全体の平面図、図8
(b)は図8(a)のA部断面図、図8(c)は他の例
(トランジスタによるダイオード)を示す図8(a)の
上面図である。
ィングワイヤを短く/少なくすることができ、経済効果
が高い。次に、本発明の第8実施例について説明する。
図8は本発明の第8実施例を示す静電破壊/ラッチアッ
プ対策回路をインナーリード−チップ間に作り込む場合
の構成図であり、図8(a)は全体の平面図、図8
(b)は図8(a)のA部断面図、図8(c)は他の例
(トランジスタによるダイオード)を示す図8(a)の
上面図である。
【0029】対策回路については、図8(b)に示すよ
うに、第1実施例及び第3実施例で用いられるダイオー
ドのみか、あるいは、図8(c)に示すように、シリコ
ンウエハ上に実現されたトランジスタを電源/GNDに
接続する形式のダイオード77を使用することもでき
る。次に、本発明の第9実施例について説明する。
うに、第1実施例及び第3実施例で用いられるダイオー
ドのみか、あるいは、図8(c)に示すように、シリコ
ンウエハ上に実現されたトランジスタを電源/GNDに
接続する形式のダイオード77を使用することもでき
る。次に、本発明の第9実施例について説明する。
【0030】図9は本発明の第9実施例を示す静電破壊
/ラッチアップ対策回路をパッケージとインナーリード
−チップ間に作り込む場合の構成図であり、図9(a)
はその平面図、図9(b)は図9(a)のF−F線断面
図である。図9において、81はパッケージ外形、82
はチップ、83は半導体パッケージの底部に敷かれると
ともに電源またはGNDに接続される導体部、84は対
策回路を構成する素子(導体部83とインナーリード8
5との間に配置される)、85はインナーリード、86
は対策回路を構成する素子84とチップ82との間を接
続するボンディングワイヤ、87はインナーリード85
上に形成される対策回路を構成する素子(物)(導体部
88とインナーリード85との間に配置される)、88
は対策回路を構成する素子87上に形成され、電源また
はGNDに接続される導体部である。
/ラッチアップ対策回路をパッケージとインナーリード
−チップ間に作り込む場合の構成図であり、図9(a)
はその平面図、図9(b)は図9(a)のF−F線断面
図である。図9において、81はパッケージ外形、82
はチップ、83は半導体パッケージの底部に敷かれると
ともに電源またはGNDに接続される導体部、84は対
策回路を構成する素子(導体部83とインナーリード8
5との間に配置される)、85はインナーリード、86
は対策回路を構成する素子84とチップ82との間を接
続するボンディングワイヤ、87はインナーリード85
上に形成される対策回路を構成する素子(物)(導体部
88とインナーリード85との間に配置される)、88
は対策回路を構成する素子87上に形成され、電源また
はGNDに接続される導体部である。
【0031】この実施例では、ESD/LUP対策とし
て、第3実施例及び第7実施例と同様の効果が期待でき
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
て、第3実施例及び第7実施例と同様の効果が期待でき
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【0032】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。チッ
プ内に対策回路を設けることなく、しかもリードフレー
ムと電源又はGNDに接続される導体部間及び又はリー
ドフレームとチップ間に外付けとして、対策回路を構成
し得る素子を配置して確実なESD及びLUPの対策を
講じるとともに、チップサイズを小さくすることがで
き、製造コストの低減を図ることができる。
よれば、以下のような効果を奏することができる。チッ
プ内に対策回路を設けることなく、しかもリードフレー
ムと電源又はGNDに接続される導体部間及び又はリー
ドフレームとチップ間に外付けとして、対策回路を構成
し得る素子を配置して確実なESD及びLUPの対策を
講じるとともに、チップサイズを小さくすることがで
き、製造コストの低減を図ることができる。
【図1】本発明の第1実施例を示す静電破壊/ラッチア
ップ対策回路をパッケージ(PKG)に作り込む場合の
構成図である。
ップ対策回路をパッケージ(PKG)に作り込む場合の
構成図である。
【図2】本発明の第2実施例を示す静電破壊/ラッチア
ップ対策回路をパッケージ(PKG)に作り込む場合の
構成図である。
ップ対策回路をパッケージ(PKG)に作り込む場合の
構成図である。
【図3】本発明の第3実施例を示す静電破壊/ラッチア
ップ対策回路をパッケージ(PKG)に作り込む場合の
構成図である。
ップ対策回路をパッケージ(PKG)に作り込む場合の
構成図である。
【図4】本発明の第4実施例を示す静電破壊/ラッチア
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
【図5】本発明の第5実施例を示す静電破壊/ラッチア
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
【図6】本発明の第6実施例を示す静電破壊/ラッチア
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
【図7】本発明の第7実施例を示す静電破壊/ラッチア
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
【図8】本発明の第8実施例を示す静電破壊/ラッチア
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
【図9】本発明の第9実施例を示す静電破壊/ラッチア
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
10,50 チップが搭載される空間 11 パッケージ 12,61,71,81 パッケージ外形 13,31,32,41,64,66,74,84,8
7 対策回路を構成する素子(物) 14,65,75,85 インナーリード 15,62,72,82 チップ 16,42,43,67,68,76,86 ボンデ
ィングワイヤ 17,54,63,73,83 半導体パッケージの
底部に敷かれるとともに、電源またはGNDに接続され
る導体部 21 不導体であるフィルム 33,88 電源またはGNDに接続される導体部 51 不導体のフィルムまたは対策回路を構成し得る
材料 52 対策回路を作り込む領域 53 半導体のPN接合によるダイオード 55,77 トランジスタによるダイオード
7 対策回路を構成する素子(物) 14,65,75,85 インナーリード 15,62,72,82 チップ 16,42,43,67,68,76,86 ボンデ
ィングワイヤ 17,54,63,73,83 半導体パッケージの
底部に敷かれるとともに、電源またはGNDに接続され
る導体部 21 不導体であるフィルム 33,88 電源またはGNDに接続される導体部 51 不導体のフィルムまたは対策回路を構成し得る
材料 52 対策回路を作り込む領域 53 半導体のPN接合によるダイオード 55,77 トランジスタによるダイオード
Claims (8)
- 【請求項1】(a)半導体パッケージの底部に敷かれる
とともに、電源またはGNDに接続される導体部と、
(b)該導体部上の中央に搭載されるチップと、(c)
前記導体部上であって前記チップの周囲に配置される静
電破壊/ラッチアップ対策回路を構成する素子と、
(d)該素子の上面に接続されるインナーリードとを具
備することを特徴とする静電破壊/ラッチアップ対策半
導体装置。 - 【請求項2】 請求項1記載の静電破壊/ラッチアップ
対策半導体装置において、前記インナーリードは前記素
子の上面に直付けされることを特徴とする静電破壊/ラ
ッチアップ対策半導体装置。 - 【請求項3】 請求項2記載の静電破壊/ラッチアップ
対策半導体装置において、前記インナーリード上に静電
破壊/ラッチアップ対策回路を構成する素子を配置し、
該素子の上面に電源またはGNDに接続される導体部を
備えることを特徴とする静電破壊/ラッチアップ対策半
導体装置。 - 【請求項4】 請求項1記載の静電破壊/ラッチアップ
対策半導体装置において、前記素子の上面と前記インナ
ーリード間を導体で接続し、かつ前記素子の上面と前記
チップ間を導体で接続することを特徴とする静電破壊/
ラッチアップ対策半導体装置。 - 【請求項5】 請求項4記載の静電破壊/ラッチアップ
対策半導体装置において、前記インナーリードと前記半
導体パッケージの底部に敷かれるとともに、電源または
GNDに接続される導体部との間に静電破壊/ラッチア
ップ対策回路を構成する素子を配置することを特徴とす
る静電破壊/ラッチアップ対策半導体装置。 - 【請求項6】 請求項1記載の静電破壊/ラッチアップ
対策半導体装置において、前記インナーリードは前記素
子の外側上面上に直付けし、前記素子の内側上面と前記
チップとを導体で接続することを特徴とする静電破壊/
ラッチアップ対策半導体装置。 - 【請求項7】 請求項6記載の静電破壊/ラッチアップ
対策半導体装置において、前記インナーリード上面に形
成される静電破壊/ラッチアップ対策回路を構成する素
子と、該素子上に形成される電源またはGNDに接続さ
れる導体部とを形成することを特徴とする静電破壊/ラ
ッチアップ対策半導体装置。 - 【請求項8】 請求項1乃至7記載のいずれか1項記載
の静電破壊/ラッチアップ対策半導体装置において、前
記静電破壊/ラッチアップ対策回路を構成する素子は不
導体のフィルム、半導体のPN接合によるダイオード、
又は半導体トランジスタにより構成されるダイオードで
あることを特徴とする静電破壊/ラッチアップ対策半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8173146A JPH1022448A (ja) | 1996-07-03 | 1996-07-03 | 静電破壊/ラッチアップ対策半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8173146A JPH1022448A (ja) | 1996-07-03 | 1996-07-03 | 静電破壊/ラッチアップ対策半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1022448A true JPH1022448A (ja) | 1998-01-23 |
Family
ID=15954966
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8173146A Withdrawn JPH1022448A (ja) | 1996-07-03 | 1996-07-03 | 静電破壊/ラッチアップ対策半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1022448A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7250659B2 (en) | 2001-01-19 | 2007-07-31 | Infineon Technologies Ag | Semiconductor component with ESD protection |
JP2008166511A (ja) * | 2006-12-28 | 2008-07-17 | Tdk Corp | セラミックバリスタ及び半導体内蔵モジュール並びにそれらの製造方法 |
-
1996
- 1996-07-03 JP JP8173146A patent/JPH1022448A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7250659B2 (en) | 2001-01-19 | 2007-07-31 | Infineon Technologies Ag | Semiconductor component with ESD protection |
JP2008166511A (ja) * | 2006-12-28 | 2008-07-17 | Tdk Corp | セラミックバリスタ及び半導体内蔵モジュール並びにそれらの製造方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |