JPH1022448A - 静電破壊／ラッチアップ対策半導体装置 - Google Patents
静電破壊／ラッチアップ対策半導体装置Info
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- JPH1022448A JPH1022448A JP8173146A JP17314696A JPH1022448A JP H1022448 A JPH1022448 A JP H1022448A JP 8173146 A JP8173146 A JP 8173146A JP 17314696 A JP17314696 A JP 17314696A JP H1022448 A JPH1022448 A JP H1022448A
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
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- Elimination Of Static Electricity (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【課題】 確実なＥＳＤ及びＬＵＰの対策を講じるとと
もに、チップサイズを小さくすることができ、製造コス
トの低減を図ることができる静電破壊／ラッチアップ対
策半導体装置を提供する。 【解決手段】 半導体パッケージの底部に敷きつめられ
る電源またはＧＮＤに接続される導体部１７と、この導
体部１７上の中央に搭載されるチップ１５と、前記導体
部１７上であって前記チップ１５の周囲に配置される静
電破壊／ラッチアップ対策回路を構成する素子１３と、
この素子１３の上面に接続されるインナーリード１４と
を設ける。
もに、チップサイズを小さくすることができ、製造コス
トの低減を図ることができる静電破壊／ラッチアップ対
策半導体装置を提供する。 【解決手段】 半導体パッケージの底部に敷きつめられ
る電源またはＧＮＤに接続される導体部１７と、この導
体部１７上の中央に搭載されるチップ１５と、前記導体
部１７上であって前記チップ１５の周囲に配置される静
電破壊／ラッチアップ対策回路を構成する素子１３と、
この素子１３の上面に接続されるインナーリード１４と
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、静電破壊（ＥＳ
Ｄ）／ラッチアップ（ＬＵＰ）対策半導体装置に関する
ものである。
Ｄ）／ラッチアップ（ＬＵＰ）対策半導体装置に関する
ものである。
【０００２】
【従来の技術】従来、静電破壊（ＥＳＤ）／ラッチアッ
プ（ＬＵＰ）耐量向上のための対策回路（以下、これら
のＥＳＤ及びＬＵＰ耐量向上のための対策回路を、単に
対策回路という）として、シリコンウエハ上に実現され
るデバイス（以下、チップと称す）において、対策回路
をパターン化し、サージが印加された際には、対策回路
を通して電源、または基板にサージを放出する方法を採
っている。
プ（ＬＵＰ）耐量向上のための対策回路（以下、これら
のＥＳＤ及びＬＵＰ耐量向上のための対策回路を、単に
対策回路という）として、シリコンウエハ上に実現され
るデバイス（以下、チップと称す）において、対策回路
をパターン化し、サージが印加された際には、対策回路
を通して電源、または基板にサージを放出する方法を採
っている。
【０００３】このような場合には、以下に示すような問
題点があった。 （１）対策回路自体のサイズがサージ耐量に比例するた
め、縮小には限度があり、また、対策回路と内部回路に
ある程度の距離を必要とするため、ボンディングパッド
周辺のパターン（以下、Ｉ／Ｏと称す）のサイズが大き
くなることは避けられず、結果的にチップが大きくな
る。
題点があった。 （１）対策回路自体のサイズがサージ耐量に比例するた
め、縮小には限度があり、また、対策回路と内部回路に
ある程度の距離を必要とするため、ボンディングパッド
周辺のパターン（以下、Ｉ／Ｏと称す）のサイズが大き
くなることは避けられず、結果的にチップが大きくな
る。
【０００４】（２）対策回路を通して基板ウエハに放出
されたサージは、そのまま内部回路に到達し、ＬＵＰの
トリガー電流となる。 （３）対策回路の構成方法やデバイスの強度が異なるた
め、ウエハプロセス毎にＩ／Ｏ専用の設計基準が必要と
なり、その設計基準作成のために、試作チップによるＥ
ＳＤ／ＬＵＰ測定が必要となる。本測定には、相当数の
サンプルと時間を要し、しかも、基準に満たない場合に
は再作成を行うため、相当の期間を要する。さらに、試
作品ではなく商品において基準に満たない場合も、量産
が困難になるため、商品再作成を余儀なくされ、納期／
信用に影響する。
されたサージは、そのまま内部回路に到達し、ＬＵＰの
トリガー電流となる。 （３）対策回路の構成方法やデバイスの強度が異なるた
め、ウエハプロセス毎にＩ／Ｏ専用の設計基準が必要と
なり、その設計基準作成のために、試作チップによるＥ
ＳＤ／ＬＵＰ測定が必要となる。本測定には、相当数の
サンプルと時間を要し、しかも、基準に満たない場合に
は再作成を行うため、相当の期間を要する。さらに、試
作品ではなく商品において基準に満たない場合も、量産
が困難になるため、商品再作成を余儀なくされ、納期／
信用に影響する。
【０００５】また、上記したチップ内に対策回路を設け
ることと併用して、リードフレームと電源の間に容量を
もたせることにより、静電耐量を持たせ、電源ノイズを
低減するようにしたり（例えば、特開平６−３５００２
１号参照）や、リードフレームとの上面に絶縁シートを
貼り付け、その絶縁シート上に上記対策回路を有する半
導体チップを搭載するようにしたもの（例えば、特開平
６−２３２３３２号参照）が提案されている。
ることと併用して、リードフレームと電源の間に容量を
もたせることにより、静電耐量を持たせ、電源ノイズを
低減するようにしたり（例えば、特開平６−３５００２
１号参照）や、リードフレームとの上面に絶縁シートを
貼り付け、その絶縁シート上に上記対策回路を有する半
導体チップを搭載するようにしたもの（例えば、特開平
６−２３２３３２号参照）が提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た対策回路では、ＥＳＤ及びＬＵＰの原因となる外部入
力であるサージが、対策回路を通るよりも早く、チップ
に到達することになる。また、対策回路に印加されたサ
ージを放出する経路が確保されておらず、有効な対策に
なりえない。
た対策回路では、ＥＳＤ及びＬＵＰの原因となる外部入
力であるサージが、対策回路を通るよりも早く、チップ
に到達することになる。また、対策回路に印加されたサ
ージを放出する経路が確保されておらず、有効な対策に
なりえない。
【０００７】本発明は、上記問題点を除去し、チップ内
に対策回路を設けることなく、しかもリードフレームと
電源又はＧＮＤに接続される導体部間及び又はリードフ
レームとチップ間に外付けとして、対策回路を構成し得
る素子を配置して確実なＥＳＤ及びＬＵＰの対策を講じ
るとともに、チップサイズを小さくすることができ、製
造コストの低減を図ることができる静電破壊／ラッチア
ップ対策半導体装置を提供することを目的とする。
に対策回路を設けることなく、しかもリードフレームと
電源又はＧＮＤに接続される導体部間及び又はリードフ
レームとチップ間に外付けとして、対策回路を構成し得
る素子を配置して確実なＥＳＤ及びＬＵＰの対策を講じ
るとともに、チップサイズを小さくすることができ、製
造コストの低減を図ることができる静電破壊／ラッチア
ップ対策半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 〔１〕静電破壊／ラッチアップ対策半導体装置におい
て、半導体パッケージの底部に敷かれるとともに、電源
またはＧＮＤに接続される導体部と、この導体部上の中
央に搭載されるチップと、前記導体部上であって前記チ
ップの周囲に配置される静電破壊／ラッチアップ対策回
路を構成する素子と、この素子の上面に接続されるイン
ナーリードとを設けるようにしたものである。
成するために、 〔１〕静電破壊／ラッチアップ対策半導体装置におい
て、半導体パッケージの底部に敷かれるとともに、電源
またはＧＮＤに接続される導体部と、この導体部上の中
央に搭載されるチップと、前記導体部上であって前記チ
ップの周囲に配置される静電破壊／ラッチアップ対策回
路を構成する素子と、この素子の上面に接続されるイン
ナーリードとを設けるようにしたものである。
【０００９】〔２〕上記〔１〕記載の静電破壊／ラッチ
アップ対策半導体装置において、前記インナーリードは
前記素子の上面に直付けされるようにしたものである。 〔３〕上記〔２〕記載の静電破壊／ラッチアップ対策半
導体装置において、前記インナーリード上に静電破壊／
ラッチアップ対策回路を構成する素子を配置し、この素
子の上面に電源またはＧＮＤに接続される導体部を備え
るようにしたものである。
アップ対策半導体装置において、前記インナーリードは
前記素子の上面に直付けされるようにしたものである。 〔３〕上記〔２〕記載の静電破壊／ラッチアップ対策半
導体装置において、前記インナーリード上に静電破壊／
ラッチアップ対策回路を構成する素子を配置し、この素
子の上面に電源またはＧＮＤに接続される導体部を備え
るようにしたものである。
【００１０】〔４〕上記〔１〕記載の静電破壊／ラッチ
アップ対策半導体装置において、前記素子の上面と前記
インナーリード間を導体で接続し、かつ前記素子の上面
と前記チップ間を導体で接続するようにしたものであ
る。 〔５〕上記〔４〕記載の静電破壊／ラッチアップ対策半
導体装置において、前記インナーリードと前記半導体パ
ッケージの底部に敷かれるとともに、電源またはＧＮＤ
に接続される導体部との間に静電破壊／ラッチアップ対
策回路を構成する素子を配置するようにしたものであ
る。
アップ対策半導体装置において、前記素子の上面と前記
インナーリード間を導体で接続し、かつ前記素子の上面
と前記チップ間を導体で接続するようにしたものであ
る。 〔５〕上記〔４〕記載の静電破壊／ラッチアップ対策半
導体装置において、前記インナーリードと前記半導体パ
ッケージの底部に敷かれるとともに、電源またはＧＮＤ
に接続される導体部との間に静電破壊／ラッチアップ対
策回路を構成する素子を配置するようにしたものであ
る。
【００１１】〔６〕上記〔１〕記載の静電破壊／ラッチ
アップ対策半導体装置において、前記インナーリードは
前記素子の外側上面上に直付けし、前記素子の内側上面
と前記チップとを導体で接続するようにしたものであ
る。 〔７〕上記〔６〕記載の静電破壊／ラッチアップ対策半
導体装置において、前記インナーリード上面に形成され
る静電破壊／ラッチアップ対策回路を構成する素子と、
この素子上に形成される電源またはＧＮＤに接続される
導体部とを形成するようにしたものである。
アップ対策半導体装置において、前記インナーリードは
前記素子の外側上面上に直付けし、前記素子の内側上面
と前記チップとを導体で接続するようにしたものであ
る。 〔７〕上記〔６〕記載の静電破壊／ラッチアップ対策半
導体装置において、前記インナーリード上面に形成され
る静電破壊／ラッチアップ対策回路を構成する素子と、
この素子上に形成される電源またはＧＮＤに接続される
導体部とを形成するようにしたものである。
【００１２】〔８〕上記〔１〕乃至〔７〕記載のいずれ
か１項記載の静電破壊／ラッチアップ対策半導体装置に
おいて、前記静電破壊／ラッチアップ対策回路を構成す
る素子は不導体のフィルム、半導体のＰＮ接合によるダ
イオード、又は半導体トランジスタにより構成されるダ
イオードである。 上記のように構成したので、チップ内に対策回路を設け
ることなく、しかもリードフレームと電源又はＧＮＤに
接続される導体部間及び又はリードフレームとチップ間
に外付けとして、対策回路を構成し得る素子を配置して
確実なＥＳＤ及びＬＵＰの対策を講じるとともに、チッ
プサイズを小さくすることができ、製造コストの低減を
図ることができる。
か１項記載の静電破壊／ラッチアップ対策半導体装置に
おいて、前記静電破壊／ラッチアップ対策回路を構成す
る素子は不導体のフィルム、半導体のＰＮ接合によるダ
イオード、又は半導体トランジスタにより構成されるダ
イオードである。 上記のように構成したので、チップ内に対策回路を設け
ることなく、しかもリードフレームと電源又はＧＮＤに
接続される導体部間及び又はリードフレームとチップ間
に外付けとして、対策回路を構成し得る素子を配置して
確実なＥＳＤ及びＬＵＰの対策を講じるとともに、チッ
プサイズを小さくすることができ、製造コストの低減を
図ることができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す静電破壊／ラッチアップ対策回路をパッケ
ージ（ＰＫＧ）に作り込む場合の構成図であり、図１
（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図である。
て図面を参照して詳細に説明する。図１は本発明の第１
実施例を示す静電破壊／ラッチアップ対策回路をパッケ
ージ（ＰＫＧ）に作り込む場合の構成図であり、図１
（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ
線断面図である。
【００１４】図において、１１はパッケージ、１２はそ
のパッケージ外形、１３は対策回路を構成する素子
（物）、１４はインナーリード、１５はチップ、１６は
チップ１５とインナーリード１４間を接続するボンディ
ングワイヤ、１７は半導体パッケージの底部に敷かれる
とともに電源または接地電位（以下ＧＮＤと称す）に接
続された導体部である。
のパッケージ外形、１３は対策回路を構成する素子
（物）、１４はインナーリード、１５はチップ、１６は
チップ１５とインナーリード１４間を接続するボンディ
ングワイヤ、１７は半導体パッケージの底部に敷かれる
とともに電源または接地電位（以下ＧＮＤと称す）に接
続された導体部である。
【００１５】このように、インナーリード１４の領域
に、電源または接地電位（以下ＧＮＤと称す）に接地さ
れた導体部１７を敷きつめ、インナーリード１４と前記
導体部１７の間に対策回路を構成する素子１３を挟み込
み、電気的に接続することにより、インナーリード１４
に印加されたサージは対策回路で吸収された後、前記導
体部１７を通して電源または接地電位ＧＮＤに放出され
る。
に、電源または接地電位（以下ＧＮＤと称す）に接地さ
れた導体部１７を敷きつめ、インナーリード１４と前記
導体部１７の間に対策回路を構成する素子１３を挟み込
み、電気的に接続することにより、インナーリード１４
に印加されたサージは対策回路で吸収された後、前記導
体部１７を通して電源または接地電位ＧＮＤに放出され
る。
【００１６】図２は本発明の第２実施例を示す静電破壊
／ラッチアップ対策回路をパッケージ（ＰＫＧ）に作り
込む場合の構成図であり、図２（ａ）はその平面図、図
２（ｂ）は図２（ａ）のＡ部の対策回路の構成図であ
る。ここでは、対策回路を構成する素子を挟み込む方法
として、例えば、不導体であるフィルム２１を用いて、
インナーリード１４と接触する位置に対策回路を作り込
み、インナーリード１４と前記導体部１７の間に前記フ
ィルム２１を挟み込み、電気的に接続することが考えら
れる。また、例えば、シリコンウエハ等の対策回路を構
成し得る材料を用い、前記材料そのものに対策回路を構
成し、前記フィルム２１の部分を前記材料に置き換える
ことにより、同様に実現することができる。なお、１０
はチップが搭載される空間である。
／ラッチアップ対策回路をパッケージ（ＰＫＧ）に作り
込む場合の構成図であり、図２（ａ）はその平面図、図
２（ｂ）は図２（ａ）のＡ部の対策回路の構成図であ
る。ここでは、対策回路を構成する素子を挟み込む方法
として、例えば、不導体であるフィルム２１を用いて、
インナーリード１４と接触する位置に対策回路を作り込
み、インナーリード１４と前記導体部１７の間に前記フ
ィルム２１を挟み込み、電気的に接続することが考えら
れる。また、例えば、シリコンウエハ等の対策回路を構
成し得る材料を用い、前記材料そのものに対策回路を構
成し、前記フィルム２１の部分を前記材料に置き換える
ことにより、同様に実現することができる。なお、１０
はチップが搭載される空間である。
【００１７】さらに、前記導体部１７と入出力信号のリ
ード間の容量効果により、ノイズ低減の効果が期待でき
る。次に、本発明の第３実施例について説明する。図３
は本発明の第３実施例を示す静電破壊／ラッチアップ対
策回路をパッケージ（ＰＫＧ）に作り込む場合の構成図
であり、図３（ａ）はその平面図、図３（ｂ）は図３
（ａ）のＢ−Ｂ線断面図である。
ード間の容量効果により、ノイズ低減の効果が期待でき
る。次に、本発明の第３実施例について説明する。図３
は本発明の第３実施例を示す静電破壊／ラッチアップ対
策回路をパッケージ（ＰＫＧ）に作り込む場合の構成図
であり、図３（ａ）はその平面図、図３（ｂ）は図３
（ａ）のＢ−Ｂ線断面図である。
【００１８】第１実施例と同様の方法を用い、さらに、
例えば、半導体パッケージの底部に敷かれるとともに電
源又はＧＮＤに接続された導体部１７−対策回路を構成
する素子（物）３１−インナーリード１４−対策回路を
構成する素子（物）３２−半導体パッケージの底部に敷
かれるとともに、電源又はＧＮＤに接続された導体部３
３の順に挟み込む構造にする。対策回路の構成について
は図２と同様である。
例えば、半導体パッケージの底部に敷かれるとともに電
源又はＧＮＤに接続された導体部１７−対策回路を構成
する素子（物）３１−インナーリード１４−対策回路を
構成する素子（物）３２−半導体パッケージの底部に敷
かれるとともに、電源又はＧＮＤに接続された導体部３
３の順に挟み込む構造にする。対策回路の構成について
は図２と同様である。
【００１９】さらに、正負両方のサージに対応が可能な
ＥＳＤ／ＬＵＰ対策回路を構成することができ、チップ
面積縮小の効果も高い。次に、本発明の第４実施例につ
いて説明する。図４は本発明の第４実施例を示す静電破
壊／ラッチアップ対策回路をインナーリード−チップ間
に作り込む場合の構成図であり、図４（ａ）はその平面
図、図４（ｂ）は図４（ａ）のＣ−Ｃ線断面図である。
ＥＳＤ／ＬＵＰ対策回路を構成することができ、チップ
面積縮小の効果も高い。次に、本発明の第４実施例につ
いて説明する。図４は本発明の第４実施例を示す静電破
壊／ラッチアップ対策回路をインナーリード−チップ間
に作り込む場合の構成図であり、図４（ａ）はその平面
図、図４（ｂ）は図４（ａ）のＣ−Ｃ線断面図である。
【００２０】図４に示すように、デバイスチップの搭載
スペースを残して、パッケージに予めＥＳＤ／ＬＵＰ対
策回路を構成した素子（物）４１、例えば、シリコンウ
エハ上に実現されたダイオードを設置する。前記素子４
１は、インナーリード１４と、ボンディングワイヤ４３
あるいはプリント配線等で接続され、かつ、対策回路を
構成した素子４１は電源及びＧＮＤに接続されることに
より、インナーリード１４に印加されたサージは前記対
策回路を構成した素子４１を通して、電源またはＧＮＤ
に放出される。なお、４２はボンディングワイヤであ
る。
スペースを残して、パッケージに予めＥＳＤ／ＬＵＰ対
策回路を構成した素子（物）４１、例えば、シリコンウ
エハ上に実現されたダイオードを設置する。前記素子４
１は、インナーリード１４と、ボンディングワイヤ４３
あるいはプリント配線等で接続され、かつ、対策回路を
構成した素子４１は電源及びＧＮＤに接続されることに
より、インナーリード１４に印加されたサージは前記対
策回路を構成した素子４１を通して、電源またはＧＮＤ
に放出される。なお、４２はボンディングワイヤであ
る。
【００２１】対策回路については、第１実施例及び第２
実施例で用いられるダイオードの他に、シリコンウエハ
上に実現されたトランジスタを電源／ＧＮＤに接続する
形式のダイオードを使用することもできる（後述する図
５参照）。次に、本発明の第５実施例について説明す
る。図５は本発明の第５実施例を示す静電破壊／ラッチ
アップ対策回路をインナーリード−チップ間に作り込む
場合の構成図であり、図５（ａ）はその全体平面図、図
５（ｂ）は図５（ａ）のＡ部上面図、図５（ｃ）は図５
（ａ）のＡ部断面図、図５（ｄ）は他の例（トランジス
タによるダイオード）を示す図５（ａ）の上面図であ
る。
実施例で用いられるダイオードの他に、シリコンウエハ
上に実現されたトランジスタを電源／ＧＮＤに接続する
形式のダイオードを使用することもできる（後述する図
５参照）。次に、本発明の第５実施例について説明す
る。図５は本発明の第５実施例を示す静電破壊／ラッチ
アップ対策回路をインナーリード−チップ間に作り込む
場合の構成図であり、図５（ａ）はその全体平面図、図
５（ｂ）は図５（ａ）のＡ部上面図、図５（ｃ）は図５
（ａ）のＡ部断面図、図５（ｄ）は他の例（トランジス
タによるダイオード）を示す図５（ａ）の上面図であ
る。
【００２２】図５において、５０はチップが搭載される
空間、５１は不導体のフィルムまたは対策回路を構成し
得る材料、５２は対策回路を作り込む領域、５３は半導
体のＰＮ接合によるダイオード、５４は半導体パッケー
ジの底部に敷かれるとともに電源またはＧＮＤに接続さ
れる導体部と、５５は電源又はＧＮＤに接続されるトラ
ンジスタによるダイオードである。
空間、５１は不導体のフィルムまたは対策回路を構成し
得る材料、５２は対策回路を作り込む領域、５３は半導
体のＰＮ接合によるダイオード、５４は半導体パッケー
ジの底部に敷かれるとともに電源またはＧＮＤに接続さ
れる導体部と、５５は電源又はＧＮＤに接続されるトラ
ンジスタによるダイオードである。
【００２３】このように、対策回路については、第１実
施例及び第２実施例で用いられるダイオードの他に、シ
リコンウエハ上に実現されたトランジスタを電源／ＧＮ
Ｄに接続する形式のダイオードを使用することもでき
る。また、正負両方のサージに対応が可能なＥＳＤ／Ｌ
ＵＰ対策回路を構成することができ、チップ面積縮小の
効果も高く、さらに、パッケージを選ばずに構成するこ
とができ、必要部分だけに対策回路を構築できるといっ
たフレキシビリティを提供することができる。
施例及び第２実施例で用いられるダイオードの他に、シ
リコンウエハ上に実現されたトランジスタを電源／ＧＮ
Ｄに接続する形式のダイオードを使用することもでき
る。また、正負両方のサージに対応が可能なＥＳＤ／Ｌ
ＵＰ対策回路を構成することができ、チップ面積縮小の
効果も高く、さらに、パッケージを選ばずに構成するこ
とができ、必要部分だけに対策回路を構築できるといっ
たフレキシビリティを提供することができる。
【００２４】次に、本発明の第６実施例について説明す
る。図６は本発明の第６実施例を示す静電破壊／ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図６（ａ）はその平
面図、図６（ｂ）は図６（ａ）のＤ−Ｄ線断面図であ
る。この実施例では、第１実施例と第４実施例を組み合
わせた構成にする。
る。図６は本発明の第６実施例を示す静電破壊／ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図６（ａ）はその平
面図、図６（ｂ）は図６（ａ）のＤ−Ｄ線断面図であ
る。この実施例では、第１実施例と第４実施例を組み合
わせた構成にする。
【００２５】図６において、６１はパッケージ外形、６
２はチップ、６３は半導体パッケージの底部に敷かれる
とともに電源またはＧＮＤに接続される導体部、６４は
対策回路を構成する素子（物）（導体部６３とインナー
リード６５との間に配置される）、６５はインナーリー
ド、６６はインナーリード６５とチップ６２との間に配
置される対策回路を構成する素子（物）、６７はインナ
ーリード６５と対策回路を構成する素子６６との間を接
続するボンディングワイヤ、６８は対策回路を構成する
素子６６とチップ６２との間を接続するボンディングワ
イヤである。
２はチップ、６３は半導体パッケージの底部に敷かれる
とともに電源またはＧＮＤに接続される導体部、６４は
対策回路を構成する素子（物）（導体部６３とインナー
リード６５との間に配置される）、６５はインナーリー
ド、６６はインナーリード６５とチップ６２との間に配
置される対策回路を構成する素子（物）、６７はインナ
ーリード６５と対策回路を構成する素子６６との間を接
続するボンディングワイヤ、６８は対策回路を構成する
素子６６とチップ６２との間を接続するボンディングワ
イヤである。
【００２６】この実施例では、対策回路については、第
１実施例及び第２実施例で用いられるダイオードと、シ
リコンウエハ上に実現されたトランジスタを電源／ＧＮ
Ｄに接続する形式のダイオードを同時に使用することが
できる。また、ＥＳＤ／ＬＵＰ対策としては第１実施
例、第３実施例の効果が期待できる。さらに、導体部と
入出力信号のリード間の容量効果によりノイズ低減の効
果が期待できる。
１実施例及び第２実施例で用いられるダイオードと、シ
リコンウエハ上に実現されたトランジスタを電源／ＧＮ
Ｄに接続する形式のダイオードを同時に使用することが
できる。また、ＥＳＤ／ＬＵＰ対策としては第１実施
例、第３実施例の効果が期待できる。さらに、導体部と
入出力信号のリード間の容量効果によりノイズ低減の効
果が期待できる。
【００２７】次に、本発明の第７実施例について説明す
る。図７は本発明の第７実施例を示す静電破壊／ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図７（ａ）はその平
面図、図７（ｂ）は図７（ａ）のＥ−Ｅ線断面図であ
る。図７において、７１はパッケージ外形、７２はチッ
プ、７３は半導体パッケージの底部に敷かれるとともに
電源またはＧＮＤに接続される導体部、７４は対策回路
を構成する素子（物）（導体部７３とインナーリード７
５との間に配置される）、７５はインナーリード、７６
は対策回路を構成する素子７４とチップ７２との間を接
続するボンディングワイヤである。
る。図７は本発明の第７実施例を示す静電破壊／ラッチ
アップ対策回路をパッケージとインナーリード−チップ
間に作り込む場合の構成図であり、図７（ａ）はその平
面図、図７（ｂ）は図７（ａ）のＥ−Ｅ線断面図であ
る。図７において、７１はパッケージ外形、７２はチッ
プ、７３は半導体パッケージの底部に敷かれるとともに
電源またはＧＮＤに接続される導体部、７４は対策回路
を構成する素子（物）（導体部７３とインナーリード７
５との間に配置される）、７５はインナーリード、７６
は対策回路を構成する素子７４とチップ７２との間を接
続するボンディングワイヤである。
【００２８】この実施例では、主に金線で高価なボンデ
ィングワイヤを短く／少なくすることができ、経済効果
が高い。次に、本発明の第８実施例について説明する。
図８は本発明の第８実施例を示す静電破壊／ラッチアッ
プ対策回路をインナーリード−チップ間に作り込む場合
の構成図であり、図８（ａ）は全体の平面図、図８
（ｂ）は図８（ａ）のＡ部断面図、図８（ｃ）は他の例
（トランジスタによるダイオード）を示す図８（ａ）の
上面図である。
ィングワイヤを短く／少なくすることができ、経済効果
が高い。次に、本発明の第８実施例について説明する。
図８は本発明の第８実施例を示す静電破壊／ラッチアッ
プ対策回路をインナーリード−チップ間に作り込む場合
の構成図であり、図８（ａ）は全体の平面図、図８
（ｂ）は図８（ａ）のＡ部断面図、図８（ｃ）は他の例
（トランジスタによるダイオード）を示す図８（ａ）の
上面図である。
【００２９】対策回路については、図８（ｂ）に示すよ
うに、第１実施例及び第３実施例で用いられるダイオー
ドのみか、あるいは、図８（ｃ）に示すように、シリコ
ンウエハ上に実現されたトランジスタを電源／ＧＮＤに
接続する形式のダイオード７７を使用することもでき
る。次に、本発明の第９実施例について説明する。
うに、第１実施例及び第３実施例で用いられるダイオー
ドのみか、あるいは、図８（ｃ）に示すように、シリコ
ンウエハ上に実現されたトランジスタを電源／ＧＮＤに
接続する形式のダイオード７７を使用することもでき
る。次に、本発明の第９実施例について説明する。
【００３０】図９は本発明の第９実施例を示す静電破壊
／ラッチアップ対策回路をパッケージとインナーリード
−チップ間に作り込む場合の構成図であり、図９（ａ）
はその平面図、図９（ｂ）は図９（ａ）のＦ−Ｆ線断面
図である。図９において、８１はパッケージ外形、８２
はチップ、８３は半導体パッケージの底部に敷かれると
ともに電源またはＧＮＤに接続される導体部、８４は対
策回路を構成する素子（導体部８３とインナーリード８
５との間に配置される）、８５はインナーリード、８６
は対策回路を構成する素子８４とチップ８２との間を接
続するボンディングワイヤ、８７はインナーリード８５
上に形成される対策回路を構成する素子（物）（導体部
８８とインナーリード８５との間に配置される）、８８
は対策回路を構成する素子８７上に形成され、電源また
はＧＮＤに接続される導体部である。
／ラッチアップ対策回路をパッケージとインナーリード
−チップ間に作り込む場合の構成図であり、図９（ａ）
はその平面図、図９（ｂ）は図９（ａ）のＦ−Ｆ線断面
図である。図９において、８１はパッケージ外形、８２
はチップ、８３は半導体パッケージの底部に敷かれると
ともに電源またはＧＮＤに接続される導体部、８４は対
策回路を構成する素子（導体部８３とインナーリード８
５との間に配置される）、８５はインナーリード、８６
は対策回路を構成する素子８４とチップ８２との間を接
続するボンディングワイヤ、８７はインナーリード８５
上に形成される対策回路を構成する素子（物）（導体部
８８とインナーリード８５との間に配置される）、８８
は対策回路を構成する素子８７上に形成され、電源また
はＧＮＤに接続される導体部である。
【００３１】この実施例では、ＥＳＤ／ＬＵＰ対策とし
て、第３実施例及び第７実施例と同様の効果が期待でき
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
て、第３実施例及び第７実施例と同様の効果が期待でき
る。なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【００３２】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。チッ
プ内に対策回路を設けることなく、しかもリードフレー
ムと電源又はＧＮＤに接続される導体部間及び又はリー
ドフレームとチップ間に外付けとして、対策回路を構成
し得る素子を配置して確実なＥＳＤ及びＬＵＰの対策を
講じるとともに、チップサイズを小さくすることがで
き、製造コストの低減を図ることができる。
よれば、以下のような効果を奏することができる。チッ
プ内に対策回路を設けることなく、しかもリードフレー
ムと電源又はＧＮＤに接続される導体部間及び又はリー
ドフレームとチップ間に外付けとして、対策回路を構成
し得る素子を配置して確実なＥＳＤ及びＬＵＰの対策を
講じるとともに、チップサイズを小さくすることがで
き、製造コストの低減を図ることができる。
【図１】本発明の第１実施例を示す静電破壊／ラッチア
ップ対策回路をパッケージ（ＰＫＧ）に作り込む場合の
構成図である。
ップ対策回路をパッケージ（ＰＫＧ）に作り込む場合の
構成図である。
【図２】本発明の第２実施例を示す静電破壊／ラッチア
ップ対策回路をパッケージ（ＰＫＧ）に作り込む場合の
構成図である。
ップ対策回路をパッケージ（ＰＫＧ）に作り込む場合の
構成図である。
【図３】本発明の第３実施例を示す静電破壊／ラッチア
ップ対策回路をパッケージ（ＰＫＧ）に作り込む場合の
構成図である。
ップ対策回路をパッケージ（ＰＫＧ）に作り込む場合の
構成図である。
【図４】本発明の第４実施例を示す静電破壊／ラッチア
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
【図５】本発明の第５実施例を示す静電破壊／ラッチア
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
【図６】本発明の第６実施例を示す静電破壊／ラッチア
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
【図７】本発明の第７実施例を示す静電破壊／ラッチア
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
【図８】本発明の第８実施例を示す静電破壊／ラッチア
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
ップ対策回路をインナーリード−チップ間に作り込む場
合の構成図である。
【図９】本発明の第９実施例を示す静電破壊／ラッチア
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
ップ対策回路をパッケージとインナーリード−チップ間
に作り込む場合の構成図である。
１０，５０ チップが搭載される空間 １１ パッケージ １２，６１，７１，８１ パッケージ外形 １３，３１，３２，４１，６４，６６，７４，８４，８
７ 対策回路を構成する素子（物） １４，６５，７５，８５ インナーリード １５，６２，７２，８２ チップ １６，４２，４３，６７，６８，７６，８６ ボンデ
ィングワイヤ １７，５４，６３，７３，８３ 半導体パッケージの
底部に敷かれるとともに、電源またはＧＮＤに接続され
る導体部 ２１ 不導体であるフィルム ３３，８８ 電源またはＧＮＤに接続される導体部 ５１ 不導体のフィルムまたは対策回路を構成し得る
材料 ５２ 対策回路を作り込む領域 ５３ 半導体のＰＮ接合によるダイオード ５５，７７ トランジスタによるダイオード
７ 対策回路を構成する素子（物） １４，６５，７５，８５ インナーリード １５，６２，７２，８２ チップ １６，４２，４３，６７，６８，７６，８６ ボンデ
ィングワイヤ １７，５４，６３，７３，８３ 半導体パッケージの
底部に敷かれるとともに、電源またはＧＮＤに接続され
る導体部 ２１ 不導体であるフィルム ３３，８８ 電源またはＧＮＤに接続される導体部 ５１ 不導体のフィルムまたは対策回路を構成し得る
材料 ５２ 対策回路を作り込む領域 ５３ 半導体のＰＮ接合によるダイオード ５５，７７ トランジスタによるダイオード
Claims (8)
- 【請求項１】（ａ）半導体パッケージの底部に敷かれる
とともに、電源またはＧＮＤに接続される導体部と、
（ｂ）該導体部上の中央に搭載されるチップと、（ｃ）
前記導体部上であって前記チップの周囲に配置される静
電破壊／ラッチアップ対策回路を構成する素子と、
（ｄ）該素子の上面に接続されるインナーリードとを具
備することを特徴とする静電破壊／ラッチアップ対策半
導体装置。 - 【請求項２】 請求項１記載の静電破壊／ラッチアップ
対策半導体装置において、前記インナーリードは前記素
子の上面に直付けされることを特徴とする静電破壊／ラ
ッチアップ対策半導体装置。 - 【請求項３】 請求項２記載の静電破壊／ラッチアップ
対策半導体装置において、前記インナーリード上に静電
破壊／ラッチアップ対策回路を構成する素子を配置し、
該素子の上面に電源またはＧＮＤに接続される導体部を
備えることを特徴とする静電破壊／ラッチアップ対策半
導体装置。 - 【請求項４】 請求項１記載の静電破壊／ラッチアップ
対策半導体装置において、前記素子の上面と前記インナ
ーリード間を導体で接続し、かつ前記素子の上面と前記
チップ間を導体で接続することを特徴とする静電破壊／
ラッチアップ対策半導体装置。 - 【請求項５】 請求項４記載の静電破壊／ラッチアップ
対策半導体装置において、前記インナーリードと前記半
導体パッケージの底部に敷かれるとともに、電源または
ＧＮＤに接続される導体部との間に静電破壊／ラッチア
ップ対策回路を構成する素子を配置することを特徴とす
る静電破壊／ラッチアップ対策半導体装置。 - 【請求項６】 請求項１記載の静電破壊／ラッチアップ
対策半導体装置において、前記インナーリードは前記素
子の外側上面上に直付けし、前記素子の内側上面と前記
チップとを導体で接続することを特徴とする静電破壊／
ラッチアップ対策半導体装置。 - 【請求項７】 請求項６記載の静電破壊／ラッチアップ
対策半導体装置において、前記インナーリード上面に形
成される静電破壊／ラッチアップ対策回路を構成する素
子と、該素子上に形成される電源またはＧＮＤに接続さ
れる導体部とを形成することを特徴とする静電破壊／ラ
ッチアップ対策半導体装置。 - 【請求項８】 請求項１乃至７記載のいずれか１項記載
の静電破壊／ラッチアップ対策半導体装置において、前
記静電破壊／ラッチアップ対策回路を構成する素子は不
導体のフィルム、半導体のＰＮ接合によるダイオード、
又は半導体トランジスタにより構成されるダイオードで
あることを特徴とする静電破壊／ラッチアップ対策半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8173146A JPH1022448A (ja) | 1996-07-03 | 1996-07-03 | 静電破壊／ラッチアップ対策半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8173146A JPH1022448A (ja) | 1996-07-03 | 1996-07-03 | 静電破壊／ラッチアップ対策半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1022448A true JPH1022448A (ja) | 1998-01-23 |
Family
ID=15954966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8173146A Withdrawn JPH1022448A (ja) | 1996-07-03 | 1996-07-03 | 静電破壊／ラッチアップ対策半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1022448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250659B2 (en) | 2001-01-19 | 2007-07-31 | Infineon Technologies Ag | Semiconductor component with ESD protection |
| JP2008166511A (ja) * | 2006-12-28 | 2008-07-17 | Tdk Corp | セラミックバリスタ及び半導体内蔵モジュール並びにそれらの製造方法 |
-
1996
- 1996-07-03 JP JP8173146A patent/JPH1022448A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7250659B2 (en) | 2001-01-19 | 2007-07-31 | Infineon Technologies Ag | Semiconductor component with ESD protection |
| JP2008166511A (ja) * | 2006-12-28 | 2008-07-17 | Tdk Corp | セラミックバリスタ及び半導体内蔵モジュール並びにそれらの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |