JPS636681A

JPS636681A - 画像メモリ制御装置

Info

Publication number: JPS636681A
Application number: JP61150861A
Authority: JP
Inventors: Shigeki Kamimura; 神村　茂樹
Original assignee: Toshiba Corp; Toshiba Audio Video Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1986-06-27
Filing date: 1986-06-27
Publication date: 1988-01-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、画像メモリに対する描画データの書込みを
制御する画像メモリ制御Ｉｌ装置にに関する。

（従来の技術）ビデオテックスシステムなどの画像通信システムにおい
ては、近年、画面の高品位化のために、画素密度の高密
化が図られている。例えば、ビデオテックスシステムに
おいては、列および行方向とも既存の画面（以下、標準
画面と記す）の２倍の画素密度をもつ高密画面が考えら
れている。

ところで、このような高密画面と上記標準画面の並存を
考えた場合、両画面を表示可能な画像表示装置が必要に
なる。

このような画像表示装置におけるデータ書込みを第１２
図を参照しながら説明する。この第１２図は、上記ビデ
オテックスシステムに於ける画面構成を示すものである
。図に於いて、ｄｌおよびｄ２はそれぞれ高密画面およ
び標準画面の画素（論理画素）である。図示の場合、画
素ｄ２の列方向および行方向のサイズＸ２．Ｙ２はいず
れも、画素ｄ１の列方向および行方向のサイズＸ１．Ｙ
ｌの２倍である。

Ｙｌ、Ｘｌによって規定される高密画面の画素ｄ１は、
通常、物理画素サイズに設定される。したがって、高密
画面ｄ１のデータ書込みにおいては、送られてきた論理
画素のデータをそのまま画像メモリに書込めば良い。こ
れに対し、標準画面のデータ書込みにおいては、その画
素ｄ２の列方向のサイズ×１が高密画面のそれの２倍の
サイズをもつので、まず、送られてきた描画データを列
方向に２倍にする必要がある。次に、各画素の上位にあ
たる水平ラインの物理的２画素にマイクロプロセッサに
より、拡大された描画データを書込む。最後に、下位の
水平ラインにある物理的２画素にマイクロプロセッサに
より拡大された描画データを書込むようになっている。

しかし、このようなデータ書込み方法では、標準画面専
用の装置で描画データを書込む場合に比べ、マイクロプ
ロセッサにおけるデータ転送処理が２倍になる上に、デ
ータ拡大処理が新たに必要になるため、専用の装置でデ
ータ書込みを行なう場合に比べ、多くの時間がかかって
しまう。その結果、描画データが＾速で送られてくる場
合、描画データの書込み速度が、描画データの転送速度
より遅れ、リアルタイムのデータ書込みを行なうことが
できない。

（発明が解決しようとする問題点）以上述べたように、高密画面と標準画面を表示可能な画
像表示装置においては、従来、標準画面専用の装置に比
べ、標準画面のためのデータ書込みに多くの時間がかか
るという問題があった。

そこで、この発明は、高密画面と標準画面を表示可能な
画像表示装置であっても、標準画面のためのデータ書込
みを迅速に行なうことができる画像メモリ制御装置を提
供することを目的とする。

［発明の構成］（問題点を解決するための手段）上記目的を達成するために、この発明は、１回のデータ
書込みサイクルで複数の列アドレスをアクセス可能な画
像メモリおよび１回のデータ書込みサイクルに１画素内
の全ての列アドレスを更新する手段を設けるようにした
ものである。

（作用）上記構成によれば、１回のデータ書込みサイクルに、１
画素内の全てのアドレスに、描画データを書込むことが
できるので、データ書込み効率を高めることができる。

（実施例）以下、図面を参照しながらこの発明の一実施例を詳細に
説明する。

第１図は、一実施例の構成を示す回路図である。

図において、１１はメモリ回路である。このメモリ回路
１１を構成する画像メモリ１１１は、１回のデータ書込
みサイクルに、列アドレスを複数回アクセス可能な機能
、いわゆるベージモード機能をもつダイナミックＲＡＭ
である。また、この画像メモリは１１１は、描画データ
を書込むための１１０ポートと画像表示のために描画デ
ータを読出すためのシリアルボートをもつデュアルポー
トメモリである。

この画像メモリ１１１に書込むための描画データＤＯ〜
Ｄ３は、マイクロプロセッサ１２から出力される。この
描画データＤＯ〜Ｄ３は、高密画面のデータ書込み時（
以下、第１の書込みモードと記す）は、そのまま画像メ
モリ１１１に与えられ、標準画面のデータ書込み時（以
下、第２の書込みモードと記す）は、データ変換回路１
３によって変換された後、画像メモリ１１１に与えられ
る。

上記描画データを画像メモリ１１１に書込むためのアド
レスデータＷＡＯ−ＷＡ１５は、マイクロプロセッサ１
２から出力される。このアドレスデータＷＡＯ〜ＷＡ１
５の下位８ビツトは、列アドレスを指定し、上位８ビツ
トは行アドレスを指定する。行アドレスデータＷＡ８〜
ＷＡ１５および列アドレスデータＷＡＯ−ＷＡ７は、ア
ドレス切換え回路１４を介して画像メモリ１１１に与え
られる。アドレス切換え回路１４は第１の書込みモード
では、アドレスデータをそのまま画像メモリ１１１に供
給し、第２の書込みモードでは、詳細は後述するが、列
アドレスデータＷＡＯ〜ＷＡ７の所定ビットの値を変更
することにより、１回のデータ書込みサイクルに＊単画
面の１画素内の全ての列アドレスを指定する。

なお、１５はデータ書込みのための各種タイミング信号
を発生するタイミング発生回路である。

また、１６は、画像メモリ１１１から画像表示のために
描画データを読み出すための各種タイミング信号を発生
する表示タイミング発生回路である。

ここで、第１図の構成および動作を第２図〜第１１図を
参照しながら、さらに詳細に説明する。

まず、アドレス切換え回路１４の動作を説明する。

画像メモリ１１１は表示構成で表わすと、第２図に示す
如く、水平、垂直のいずれの方向にも、５１２のドツト
をもつ。ここで、水平方向のアドレスに対して物理画素
は４ビツト分を対応させると、水平方向のアドレス数は
１２８必要となる。

今、水平方向に列アドレス、垂直方向に行アドレスをと
るものとする。行アドレスデータは上記の如く、８ビツ
トであるから、２ライン単位で２５６の行アドレスが指
定されることになる。また、列アドレスデータも８ビツ
トであるから、２ライン内の２５６の列アドレスが指定
されることになる。

ここで、１ライン目と２ライン目の水平座標の等しい２
つの列アドレスをみてみると、２ライン目の列アドレス
は、１ライン目の列アドレスに対して１２８を加えたも
のとなっている。したがって、列アドレスデータの最上
位ビットにｒＯＪを立てれば、１ライン目の列アドレス
を指定することができ、［１］を立てれば、２ライン目
の列アドレスを指定することができる。これにより、１
ライン目の所定の列アドレスに描画データを書込んだ後
、列アドレスデータＷＡＯ−ＷＡ７の最上位ビットＷＡ
７に「１」を立てることにより、水平座標が等しい２ラ
イン目の列アドレスに同じ描画データを書込むことがで
きる。

また、列アドレスデータＷＡ、Ｏ〜ＷＡ７の最下位ビッ
トＷＡＯを変化させることにより、水平方向に連続した
２つの列アドレスを指定することができる。つまり、Ｗ
ＡＯに「○」を立てれば、偶数アドレスを指定でき、「
１」を立てれば、奇数アドレスを指定できる。これによ
り、偶数アドレスに描画データを書込んだ後、最下位ビ
ットに「１」を立てることにより、水平方向に連続した
奇数アドレスに同一の描画データを書込むことができる
。

以上から、列アドレスデータＷＡＯ〜ＷＡ７のビットＷ
ＡＯ，ＷＡ７の値の組合わせを切換えることにより、第
３図に示すように、４つの列アドレスを指定することが
できる。

今、高密画面および標準画面として先の第１２図に示す
ようなものを考えた場合、マイクロプロセッサ１２から
は、高密画面および標準画面いずれの画面のデータ書込
み時であっても、２ラインを１行とするようなアドレス
指定を行なう行アドレスデータＷＡ８〜ＷＡ１５が出力
される。−方、列アドレスデータＷＡＯ−ＷＡ７として
は、第１の書込みモードでは、高密画面の１画素単位で
列アドレスを指定するものが出力される。

これに対し、第２の書込みモードの列アドレスデータＷ
ＡＯ−ＷＡ７としては、標準画面の１画素内に含まれる
４つの列アドレスのうち、予め定めた１つの列アドレス
、例えば、上位ラインの偶数アドレスを指定するものが
出力される。このような列アドレスデータＷＡＯ−ＷＡ
７を受ける先の第１図に示すアドレス切換え回路１４は
、各データ書込みサイクルに、ビットＷＡＯ，ＷＡ７の
値を切換えることにより、該サイクル内に１画素内の４
つの列アドレスを指定する列アドレスデータＷＡＯ〜Ｗ
Ａ７を出力する。これを第１図に従って説明すると次の
ようになる。マイクロプロセッサ１２から出力される列
アドレスデータ〜ＶＡＯ〜ＷＡ７のビットＷＡ７および
ＷＡＯはそれぞれオア回路１４１．１４２に供給される
。各オア回路１４１．１４２にはさらに、書込みタイミ
ング発生回路１５のパルス発生回路１５１から信号ＡＣ
ＨＧ１．ＡＣＨＧ２が供給されている。第１の書込みモ
ードにおいては、信号ＡＣＨＧＩ。

ＡＣＨＧ２はともに常に０である。したがって、この場
合は、ビットＷＡ７．ＷＡＯのデータはそれぞれそのま
まオア回路１４１．１４２を通ってアドレスバッファ１
４３に与えられる。−方、第２の書込みモードでは、信
号ＡＣＨ０１゜ＡＣ）−ＩＧ２は数表のように切換えら
れる。

この信号ＡＣＨＧ１．ＡＣＨＧ２の値の変化により、オ
ア回路１４１．１４２の出力値が変化し、１論理画素に
対応する４つの列アドレスが指定される。

上述したアドレスデータＷＡ○〜ＷＡ７およびＷＡ−Ｗ
Ａｌ　５は、それぞれパルス発生回路１５１から出力さ
れるゲート信号ｃＯＬＷおよびＲＯＷＷに従って、アド
レスバッファ１４３および１４４を通り、画像メモリ１
１１に与えられる。

次に、高密画面と標準画面のデータ書込み動作をそれぞ
れ第４図、第５図を参照しながら説明する。

第１の書込みモードでは、第４図に示す如く、信号ＡＣ
ＨＧ１．ＡＣＨＧ２は常にＯである。また、列アドレス
ストローブ信号ＣＡ　Ｓ　Ｗは１回しか出力されない。

したがって、この場合は、各データ書込みサイクルに１
回だけ、データ書込みがなされる。

第２の書込みモードでは、第５図に示す如く、１回のデ
ータ書込みサイクルに列アドレスストローブ信号ＣＡ　
Ｓ　Ｗが４回出力される。信号ＡＣＨＧ１は、列アドレ
スストローブ信号ＣＡＳＷの最初および３回目の出力タ
イミングで０１２回目および４回目の出力タイミングで
１となる。−方、信号△ＣＨＧ２は最初および２回目の
出力タイミングでは０．３回目および最後の出力タイミ
ングでは１となる。したがって、１回のデータ書込みサ
イクルに、標準画面の１論理画素に対応する４つの列ア
ドレスが、１ライン目の偶数アドレス→２ライン目の偶
数アドレス→１ライン目の奇数アドレス→２ライン目の
奇数アドレスの順で指定される。

なお、パルス発生回路１５１は上述した各種信号ＲＡ　
Ｓ　Ｗ　、　ＣＡ　Ｓ　Ｗ　、　ＲＯＷ　Ｗ　、　Ｇ　
ＯＬ　Ｍ　。

ＡＣＨＧｌ、ＡＣＨＧ２やライトパルス〜■を、基本ク
ロックＣＰ、マイクロプロセッサ１２かう与ｔらｎるモ
ード指定信号およびライト信号ＷＲに従って発生する。信号ＷＭＯＤ
１　、ＷＭＯＤ２がいずれもＯのときは、第１の書込み
モードが指定され、いずれも１のときは、第２の書込み
モードが指定される。信号ＷＭＯＤ１がＯ，ＷＭＯＤ２
が１のときは、第６図に示すように、１回のデータ書込
みサイクルに、水平座標が同じ２つの列アドレスに描画
データを書込むことによって垂直方向に描画データを書
込むモード（以下、第３のモードと記す）が設定される
。つまり、この実施例では、標準画面の書込みモードと
して、水平、垂直いずれの方向にもデータ書込みを行な
う第２の書込みモードの他に、垂直方向にだけデータ書
込みを行なう第３のモードを設定できるようになってい
る。これら２つのモードは上述したように画像メモリ１
１１をページモードでアクセスすることにより実行され
る。

この場合、パルス発生回路１５１はマイクロプロセッサ
１２にウェイト信号ＷＡＩＴを与え、データ書込みサイ
クル期間を第１の書込みモードのそれよりも引伸ばす。

次にデータ変換回路１３の動作について設定する。

マイクロプロセッサ１２から出力される４ビツトの描画
データＤｏ−Ｄ３はデータセレクタ１３１およびデータ
バッファ１３２に与えられる。

データセレクタ１３１は、上記信号ＡＣ）−ＩＧ２がＯ
のときは、入力データの下位２ビツトＤ○。

Ｄｌをそれぞれ出力Ｙ１．Ｙ２として選択し、１のとき
は、上位２ビツトをそれぞれ出力Ｙ１．Ｙ２として選択
する。出力Ｙ１は、４ビツト入力のデータバッファ１３
３の下位２ビツトとして、又出力Ｙ２は上位２ビツトの
データとして与えられる。したがって、第８図に示すよ
うに、信号ＡＣＨＧ２がＯのときは、描画データの下位
２ビツトが４ビツトのデータに変換され、１のときは、
上位２ビツトが４ビツトのデータに拡大される。

この変換された描画データは、上記モード指定信号ＷＭ
ＯＤＩが１のとき、つまり、第２の書込みモードのとき
、データバッファ１３３を通って画像メモリ１１１に与
えられる。−方、信号ＷＭＯＤ１が○の場合、つまり、
第１．３の書込みモードの場合は、マイクロプロセッサ
１２がら出力される描画データがデータバッファ１３２
を通って画像メモリ１１１に与えられる。

以上この発明の一実施例の主要部を説明したが、第１図
では、さらに画像表示の為に、画像メモリ１１１から描
画データを読み出すための構成も示されている。そこで
、以下この読出し構成を簡単に説明する。この読出しの
為のアドレスデータＲＡＯ〜Ｒ△１５は、表示タイミン
グ発生回路１６で作られ、メモリ回路１１のアドレスセ
レクタ１１２に与えられる。このアドレスセレクタ１１
２は、表示タイミング発生回路１６から出力される切換
え信号ＲＥＦに従って上記書込み用のアドレスデータＷ
ＡＯ〜ＷＡ１５およ′び読出し用のアドレスデータＲＡ
Ｏ−ＲＡ１５のどちらか一方を画像メモリ１１１に与え
る。また、上記アドレスデータＲＡＯ〜ＲＡ１５を画像
メモーリ１１１に取込むためのアドレスストローブ信号
ＲＡＳＲ。

ＣＡＳＲも表示タイミング発生回路１６で作られ、メモ
リ制御ｌ信号セレクタ１５２に与えられる。このセレク
タ１５２も上記切換え信号ＲＥＦに従って上記書込み用
のアドレスストローブ信号ＲＡＳ〜Ｖ、ＣＡＳｌｉよび
続出し用のアドレスストローブ信号ＲＡＳＲ，ＣＡＳＲ
のどちらか一方を画像メモリ１１１に与える。上記続出
し用のアドレスデータＲＡＳＲ，ＣＡＳＲによつ・て指
定されるアドレスから読み出された描画データは、表示
タイミング発生回路１６から出力されるロードパルスＬ
Ｄに従って、並列／直列変換回路１１３にロードされる
。このデータは、高密画面の数画素分の並列データであ
り、上記基本クロックＣＰに従って、１画素単位の直列
データに変換される。

ここで、画像メモリ１１１に対するデータ書込みとこの
メモリ１１１からのデータ読出しとの関係を説明する。

例えば、画像メモリ１１１を２５６にピット（６４にワ
ード×４ビット）のメモリセルアレイからなるＲＡＭボ
ートと２５６．ワード×４ビットのデータレジスタから
なるシリアルポートを有するダイナミックＲＡＭで構成
する場合、第８図に示すような６４にワード×４ビット
のメモリセルアレイから２５６ワード×４ビツトのデー
タをデータレジスタに転送するデータ転送サイクルとい
う動作により、表示では、データ転送処理を２水平走査
に１回行なえば良い。したがって、１回データ転送処理
を行なうと、次のデータ転送サイクルまでの時間をリフ
レッシュと書き込みに費やすことができる。表示期間と
書込みサイクルとの関係を第９図に示すが、書込みサイ
クルとリフレッシュ期間以外のところであれば、どこに
でも設定することができる。このため、書込みサイクル
期間の設定は非常に容易である。

上記のようにして２５６ワード×４ビツトのデータレジ
スタに転送された描画データの読出しは、第１０図に示
すようなりロックＳＣに従って４ビツトパラレルに行わ
れる。この読み出し出力は、ロードパルスＬＤに従って
、並列／直列変換回路１１３にロードされ、この回路１
１３より基本クロックＣＰに従って１ビツトずつ直列に
読出される。

以上述べたように、この実施例では、ベージモードでア
クセス可能な画像メモリ１１１を設け、１回のデータ書
込みサイクルに列アドレスを４回アクセスするようにな
っている。具体的には、初めの２回のアクセスタイミン
グで上下の偶数アドレスをアクセスし、後の２回のアク
セスタイミングで上下の奇数アドレスをアクセスするよ
うになっている。

このような構成によれば、１回のデータ書込みサイクル
で標準画面における１論理画素分のデータ書込みを行な
うことができるので、第１１図からも明らかな如く、標
準画面専用の装置とほぼ同じ速さで描画データを書込む
ことができる。したがって、データ転送速度が早くなっ
ても、リアルタイムのデータ書込みを実行することがで
きる。

また、この実施例では、１画素分のデータを書込むのに
、マイクロプロセッサ１２は、１論理画素に対応する４
つの列アドレスの１つだけを出力すればよい。したがっ
て、この実施例によれば、マイクロプロセッサ１２にお
けるアドレス発生処理を従来の１／４にすることができ
る。

なお、以上の説明では、１つの列アドレスに対して物理
画素４ドツト分を対応させる場合を説明したが、１つの
列アドレスに対して物理画素１ドツト分を対応させる場
合は、１ビツト分のデータを４つのアドレスに書込めば
よいので、上述したデータ変換回路１３は不要である。

また、画像メモリ１１１としてデータレジスタ内蔵のメ
モリを説明したが、各データ書込みサイクルにおけるベ
ージモードのアクセスタイムだけ表示用の描画データを
格納できるレジスタをメモリに接続するようにしてもよ
い。

また、列アドレスデータの更新は、オア回路ではなく、
エフシフルーシブオア回路を使って行なってもよい。

さらに、この発明は、標準画面の１論理画素内における
高密画面の１論理画素の数が、水平、垂直のいずれの方
向にも２つであるようなシステム以外システムのデータ
書込みにも適用できることは勿論である。

［発明の効果コこの発明によれば、画素サイズが異なる複数の画面に兼
用される画像メモリ１ｉ１１　＠装置において、画素サ
イズが大きい画面のデータ書込み効率の向上を図ること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図乃至第１１図は第１図の動作を説明するための図、第
１２図は従来の問題を説明するための図である。１１・・・メモリ回、１２・・・マイクロプロセッサ。１３・・・データ拡大回路、１４・・・アドレス切換え
回路、１５・・・書込みタイミング発生回路、１１１・
・・画像メモリ。出願人代理人　弁理士　鈴び武彦 □木工方向第２図　。第３図（＋ｌ第２のモード　　　（ＷＭＱＤ＝１）（２）第１
．第３のモード　　（ＷＭＯＤ＝Ｏ）第７図　　゛ｌｌｌ第８図

Claims

【特許請求の範囲】

（１）１回のデータ書込みサイクルに、列アドレスを複
数回アクセス可能な画像メモリと、行方向および列方向にそれぞれ複数の第１の画素を含ん
だ第２の画素単位で、上記画像メモリに描画データを書
込むための行アドレスデータを発生する行アドレス発生
手段と、上記第２の画素上で予め定めた位置にある上記第１の画
素の列アドレスデータを、第２の画素ごとに発生する列
アドレス発生手段と、この列アドレス発生手段から出力される列アドレスデー
タの下位および上位の所定ビットの値を各データ書込み
サイクルに切換えることにより、該データ書込みサイク
ルに、該当する第２の画素に対応する列アドレスデータ
を全て発生するアドレスデータ切換え手段と、描画データを発生する描画データ発生手段と、この描画
データ発生手段から出力される描画データを、上記行ア
ドレス発生手段から出力される行アドレスデータおよび
上記アドレスデータ切換え手段から出力される列アドレ
スデータによつて指定されるアドレスに書込むデータ書
込み手段とを具備した画像メモリ制御装置。
（２）１回のデータ書込みサイクルに、列アドレスを複
数回アクセス可能な画像メモリと、行方向および列方向にそれぞれ複数の第１の画素を含ん
だ第２の画素単位で、上記画像メモリに描画データを書
込むための行アドレスデータを発生する行アドレス発生
手段と、上記第２の画素上で予め定めた位置にある上記第１の画
素の列アドレスデータを、第２の画素ごとに発生する列
アドレス発生手段と、この列アドレス発生手段から出力される列アドレスデー
タの下位および上位の所定ビットの値を各データ書込み
サイクルに切換えることにより、該データ書込みサイク
ルに、該当する第２の画素に対応する列アドレスデータ
を全て発生するアドレスデータ切換え手段と、上記第１の画素用の描画データを発生する描画データ発
生手段と、この描画データ発生手段から出力される描画データを第
２の画素用の描画データに変換する描画データ変換手段
と、この描画データ変換手段から出力される上記第２の画素
用の描画データを、上記行アドレス発生手段から出力さ
れる行アドレスデータおよび上記アドレスデータ切換え
手段から出力される列アドレスデータによって指定され
るアドレスに書込むデータ書込み手段とを具備した画像
メモリ制御装置。