JPH03290949A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03290949A JPH03290949A JP9263790A JP9263790A JPH03290949A JP H03290949 A JPH03290949 A JP H03290949A JP 9263790 A JP9263790 A JP 9263790A JP 9263790 A JP9263790 A JP 9263790A JP H03290949 A JPH03290949 A JP H03290949A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は第゛１導電型の半導体基板上に第２導電型の
半導体層が形成され、該半導体層中に互いに分離された
第１．第２の島を有する半導体装置及びその製造方法に
関し、例えばバイポーラトランジスタとＣＭＯＳトラン
ジスタを有するＢ１ＣＭＯＳ半導体装置及びその製造方
法に関する。
半導体層が形成され、該半導体層中に互いに分離された
第１．第２の島を有する半導体装置及びその製造方法に
関し、例えばバイポーラトランジスタとＣＭＯＳトラン
ジスタを有するＢ１ＣＭＯＳ半導体装置及びその製造方
法に関する。
近年、バイポーラトランジスタとＣＭＯＳトランジスタ
を同一基板上に形成して、それぞれの素子の持つ特徴を
生かしたＢ ｉ ＣＭＯ３トランジスタが種々提案され
ている。第２図はこの種の従来のＢ ｉ ＣＭＯ５半導
体装置の断面図である。
を同一基板上に形成して、それぞれの素子の持つ特徴を
生かしたＢ ｉ ＣＭＯ３トランジスタが種々提案され
ている。第２図はこの種の従来のＢ ｉ ＣＭＯ５半導
体装置の断面図である。
このＢ１ＣＭＯＳ半導体装置の構造を製造方法を述べつ
つ説明する。Ｐ型基板１上にＮ＋型埋め込み層２を形成
するとともにＮ 型エピタキシャル層３を成長させる。
つ説明する。Ｐ型基板１上にＮ＋型埋め込み層２を形成
するとともにＮ 型エピタキシャル層３を成長させる。
次に表面を酸化した後Ｂ＋（ホウ素）をイオン注入して
Ｐ−型アイランド４を形成する。次にＰ 型分離層２８
を形成し、さらにＮ＋型コレクタ引き出し層１５を形成
する。
Ｐ−型アイランド４を形成する。次にＰ 型分離層２８
を形成し、さらにＮ＋型コレクタ引き出し層１５を形成
する。
その後、選択酸化法により所定位置Ｊこフィールド酸化
膜１３を形成するとともに、Ｐ 型アイランド４上に形
成されたフィールド酸化膜１３直下にはＰ＋型チャネル
カット層１１を形成する。
膜１３を形成するとともに、Ｐ 型アイランド４上に形
成されたフィールド酸化膜１３直下にはＰ＋型チャネル
カット層１１を形成する。
次にＮ−型エピタキシャル層３上に形成されている酸化
膜を一部剥離した後、ゲート酸化膜を形成し、その上に
ポリシリコンをＣＶＤ法により堆積させパターニングし
、ＮＭＯ５およびＰＭＯＳトランジスタＱ２．ＱＢのポ
リシリコンゲート１４を形成する。次に、Ｂ＋をイオン
注入することで、ＮＰＮ ）ランジスタＱ１のベース１
６と、ＰＭＯＳトランジスタＱ３のソース・ドレイン１
７を同時に形成する。
膜を一部剥離した後、ゲート酸化膜を形成し、その上に
ポリシリコンをＣＶＤ法により堆積させパターニングし
、ＮＭＯ５およびＰＭＯＳトランジスタＱ２．ＱＢのポ
リシリコンゲート１４を形成する。次に、Ｂ＋をイオン
注入することで、ＮＰＮ ）ランジスタＱ１のベース１
６と、ＰＭＯＳトランジスタＱ３のソース・ドレイン１
７を同時に形成する。
次に、ＮＰＮトランジスタＱ１のエミッタ領域、ＮＭＯ
５）ランジスタＱ２のソース・ドレイン領域上に開口部
を有するマスクを設け、この開口部を介してＡｓ”
（ひ素）をイオン注入し、ＮＰＮトランジスタＱ１のエ
ミッタ１８、ＮＭＯ３）ランジスタＱ２のソース・ドレ
イン１９を同時に形成する。その後、ＰＳＧ膜２７を成
長させ、所定位置にコンタクトホールを形成して、ＡＩ
配線２０．２１．２２．２Ｂ、２４，２５．２６を形成
することによりＢ ｉ ＣＭＯ５半導体装置が得られる
。このＢ１ＣＭＯＳ半導体装置において、ＮＰＮトラン
ジスタＱ１はＰ＋型分離層２８により分離され、ＮＭＯ
３）ランジスタＱ２及びＰＭＯＳトランジスタＱ３はフ
ィールド酸化膜１３により分離される。
５）ランジスタＱ２のソース・ドレイン領域上に開口部
を有するマスクを設け、この開口部を介してＡｓ”
（ひ素）をイオン注入し、ＮＰＮトランジスタＱ１のエ
ミッタ１８、ＮＭＯ３）ランジスタＱ２のソース・ドレ
イン１９を同時に形成する。その後、ＰＳＧ膜２７を成
長させ、所定位置にコンタクトホールを形成して、ＡＩ
配線２０．２１．２２．２Ｂ、２４，２５．２６を形成
することによりＢ ｉ ＣＭＯ５半導体装置が得られる
。このＢ１ＣＭＯＳ半導体装置において、ＮＰＮトラン
ジスタＱ１はＰ＋型分離層２８により分離され、ＮＭＯ
３）ランジスタＱ２及びＰＭＯＳトランジスタＱ３はフ
ィールド酸化膜１３により分離される。
従来のＢｉＣＭＯ８半導体装置は以上のような工程で製
造され、分離領域として不純物拡散層より成るＰ＋型分
離層２８を用いるプレーナ方式を採用している。不純物
の拡散はＮ−型エピタキシャル層３の深さ方向だけでな
く横方向にも進行する（拡散深さの約０．８倍程度は横
方向にも拡散する）。そのため、実際のパターン設（１
において、ＮＰＮ ）ランジスタＱ１に高耐圧の要求が
ある場合、Ｎ 型エピタキシャル層３内に形成されるコ
レクタ１５やベース１６との間隔をＰ 型分離層２８の
横方向の拡散を見込んで十分に大きくとらなければなら
ず、集積度が低下するという問題点がある。また、Ｐ＋
型分離層２８の拡散面積が大きいので、Ｎ 型エピタキ
シャル層３との寄生容量が大きく−なり、ＮＰＮ ｌ−
ランジスタＱ１の動作速度が遅くなるという問題点もあ
る。
造され、分離領域として不純物拡散層より成るＰ＋型分
離層２８を用いるプレーナ方式を採用している。不純物
の拡散はＮ−型エピタキシャル層３の深さ方向だけでな
く横方向にも進行する（拡散深さの約０．８倍程度は横
方向にも拡散する）。そのため、実際のパターン設（１
において、ＮＰＮ ）ランジスタＱ１に高耐圧の要求が
ある場合、Ｎ 型エピタキシャル層３内に形成されるコ
レクタ１５やベース１６との間隔をＰ 型分離層２８の
横方向の拡散を見込んで十分に大きくとらなければなら
ず、集積度が低下するという問題点がある。また、Ｐ＋
型分離層２８の拡散面積が大きいので、Ｎ 型エピタキ
シャル層３との寄生容量が大きく−なり、ＮＰＮ ｌ−
ランジスタＱ１の動作速度が遅くなるという問題点もあ
る。
この発明は上記のような問題点を解決するためになされ
たもので、高速・高密度の半導体装置及びその製造方法
を得ることを目的とする。
たもので、高速・高密度の半導体装置及びその製造方法
を得ることを目的とする。
この発明に係る半導体装置及びその製造方法は、第１導
電型の半導体基板上に第２導電型の半導体層が形成され
、該半導体層中に互いに分離された第１．第２の島を有
する装置及びその製造方法に適用される。
電型の半導体基板上に第２導電型の半導体層が形成され
、該半導体層中に互いに分離された第１．第２の島を有
する装置及びその製造方法に適用される。
請求項１記載の半導体装置においては、前記第１の島は
前記半導体層の表面に形成された比較的厚い酸化膜とそ
の直下に形成され前記半導体基板に達する第１導電型の
比較的薄い半導体層から成る第１の分離層に囲まれ、前
記第２の島は前記半導体層の表面に形成された比較的厚
い酸化膜から成る第２の分離層に囲まれたことを特徴と
する請求項２記載の半導体装置の製造方法は、第１導電
型の半導体基板を準備する工程と、前記半導体基板上に
第２導電型の半導体層を形成する工程と、前記半導体層
上の第１．第２の所定領域の周囲を囲む第１．第２の開
口を有する耐酸化性マスクを前記半導体層上に形成する
工程と、前記第１の開口に開口を有し前記第２の開口を
ふさぐ耐エツチングマスクを形成する工程と、前記耐エ
ツチングマスクで覆われていない前記半導体層表面にエ
ツチングを施し凹部を形成する工程と、前記耐エツチン
グマスクを除去し、前記凹部に開口を有し前記第２の開
口をふさぐ不純物遮蔽マスクを形成する工程と、前記不
純物遮蔽マスクで覆われていない前記凹部の前記半導体
層に第１導電型の不純物を導入する工程と、前記不純物
遮蔽マスクを除去する工程と、熱処理を施し、前記耐酸
化性マスクで覆われていない前記半導体層表面に厚い酸
化膜を形成するとともに前記導入された不純物が前記半
導体基板に達するようにすることにより、前記半導体層
中に互いに分離された第１．第２の島を形成する工程と
を備えている。
前記半導体層の表面に形成された比較的厚い酸化膜とそ
の直下に形成され前記半導体基板に達する第１導電型の
比較的薄い半導体層から成る第１の分離層に囲まれ、前
記第２の島は前記半導体層の表面に形成された比較的厚
い酸化膜から成る第２の分離層に囲まれたことを特徴と
する請求項２記載の半導体装置の製造方法は、第１導電
型の半導体基板を準備する工程と、前記半導体基板上に
第２導電型の半導体層を形成する工程と、前記半導体層
上の第１．第２の所定領域の周囲を囲む第１．第２の開
口を有する耐酸化性マスクを前記半導体層上に形成する
工程と、前記第１の開口に開口を有し前記第２の開口を
ふさぐ耐エツチングマスクを形成する工程と、前記耐エ
ツチングマスクで覆われていない前記半導体層表面にエ
ツチングを施し凹部を形成する工程と、前記耐エツチン
グマスクを除去し、前記凹部に開口を有し前記第２の開
口をふさぐ不純物遮蔽マスクを形成する工程と、前記不
純物遮蔽マスクで覆われていない前記凹部の前記半導体
層に第１導電型の不純物を導入する工程と、前記不純物
遮蔽マスクを除去する工程と、熱処理を施し、前記耐酸
化性マスクで覆われていない前記半導体層表面に厚い酸
化膜を形成するとともに前記導入された不純物が前記半
導体基板に達するようにすることにより、前記半導体層
中に互いに分離された第１．第２の島を形成する工程と
を備えている。
請求項１記載の半導体装置における第１の島は半導体層
の表面に形成された比較的厚い酸化膜とその直下に形成
され半導体基板に達する第１導電型の比較的薄い半導体
層から成る第１の分離層に囲まれ、第２の島は半導体層
の表面に形成された比較的厚い酸化膜から成る第２の分
離層に囲まれているので、寄生容量が小さくなるととも
に高密度化が図れる。
の表面に形成された比較的厚い酸化膜とその直下に形成
され半導体基板に達する第１導電型の比較的薄い半導体
層から成る第１の分離層に囲まれ、第２の島は半導体層
の表面に形成された比較的厚い酸化膜から成る第２の分
離層に囲まれているので、寄生容量が小さくなるととも
に高密度化が図れる。
請求項２記載の半導体装置の製造方法においては、耐エ
ツチングマスクで覆われていない半導体層表面にエツチ
ングを施し凹部を形成する工程と、耐エツチングマスク
を除去し、凹部に開口を有し第２の開口をふさぐ不純物
遮蔽マスクを形成する工程と、不純物遮蔽マスクで覆わ
れていない凹部の半導体層に第１導電型の不純物を導入
する工程と、不純物遮蔽マスクを除去する工程と、熱処
理を施し、耐酸化性マスクで覆われていない半導体層表
面に厚い酸化膜を形成するとともに導入された不純物が
半導体基板に達するようにすることにより、半導体層中
に互いに分離された第１．第２の島を形成する工程とを
備えているので、結果として得られる半導体装置では、
第１の島は半導体層の表面に形成された比較的厚い酸化
膜とその直下に形成され半導体基板に達する第１導電型
の比較的薄い半導体層から成る第１の分離層により囲ま
れ、第２の島は半導体層の表面に形成された比較的厚い
酸化膜より成る第２の分離層により囲まれることとなり
、請求項１記載の半導体装置と同様の作用が行われる。
ツチングマスクで覆われていない半導体層表面にエツチ
ングを施し凹部を形成する工程と、耐エツチングマスク
を除去し、凹部に開口を有し第２の開口をふさぐ不純物
遮蔽マスクを形成する工程と、不純物遮蔽マスクで覆わ
れていない凹部の半導体層に第１導電型の不純物を導入
する工程と、不純物遮蔽マスクを除去する工程と、熱処
理を施し、耐酸化性マスクで覆われていない半導体層表
面に厚い酸化膜を形成するとともに導入された不純物が
半導体基板に達するようにすることにより、半導体層中
に互いに分離された第１．第２の島を形成する工程とを
備えているので、結果として得られる半導体装置では、
第１の島は半導体層の表面に形成された比較的厚い酸化
膜とその直下に形成され半導体基板に達する第１導電型
の比較的薄い半導体層から成る第１の分離層により囲ま
れ、第２の島は半導体層の表面に形成された比較的厚い
酸化膜より成る第２の分離層により囲まれることとなり
、請求項１記載の半導体装置と同様の作用が行われる。
第１Ａ図ないし第１■図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図である。Ｐ型基板
１のバイポーラトランジスタ部Ｘ及びＰＭＯＳトランジ
スタ部Ｙにイオン注入によりＮ＋型埋め込み層２を形成
した後、Ｎ−型エピタキシャル層３を約２．０μｍ成長
させる（第１Ａ図）。
製造方法の一実施例を示す断面工程図である。Ｐ型基板
１のバイポーラトランジスタ部Ｘ及びＰＭＯＳトランジ
スタ部Ｙにイオン注入によりＮ＋型埋め込み層２を形成
した後、Ｎ−型エピタキシャル層３を約２．０μｍ成長
させる（第１Ａ図）。
次にＮ 型エピタキシャル層３の表面を酸化し下敷き酸
化膜５を形成した後、ＮＭＯＳトランジスタ部Ｚにホウ
素（Ｂ＋）をイオン注入してＰ型アイランド領域４を形
成する（第１Ｂ図）。
化膜５を形成した後、ＮＭＯＳトランジスタ部Ｚにホウ
素（Ｂ＋）をイオン注入してＰ型アイランド領域４を形
成する（第１Ｂ図）。
次に、下敷き酸化膜５上に減圧の気相成長により窒化膜
６を形成し、窒化膜６上にパターニングされたホトレジ
スト７を形成し、ホトレジストアをマスクとして窒化膜
６を選択的にエツチング除去する（第１Ｃ図）。
６を形成し、窒化膜６上にパターニングされたホトレジ
スト７を形成し、ホトレジストアをマスクとして窒化膜
６を選択的にエツチング除去する（第１Ｃ図）。
次に、バイポーラトランジスタ部Ｘの分離領域に対応す
る開口部以外の領域をホトレジスト８で覆い、このホト
レジスト８をマスクとして酸化膜５とＮ 型エピタキシ
ャル層３をあわせて約１゜０μｍエツチング除去し、凹
部９を形成する（第１Ｄ図）。
る開口部以外の領域をホトレジスト８で覆い、このホト
レジスト８をマスクとして酸化膜５とＮ 型エピタキシ
ャル層３をあわせて約１゜０μｍエツチング除去し、凹
部９を形成する（第１Ｄ図）。
次にホトレジスト７．８を除去し、酸化することにより
凹部９の底面に厚さ約０．１μｍの酸化膜を形成する。
凹部９の底面に厚さ約０．１μｍの酸化膜を形成する。
この酸化膜は酸化膜５と一体になる。そして、凹部９に
開口を有するホトレジスト１５を形成し、このホトレジ
スト１５をマスクとして、ホウ素（Ｂ＋）をイオン注入
することにより、凹部９の底部にＰ＋型拡散領域１０ａ
を形成する（第１Ｅ図）。
開口を有するホトレジスト１５を形成し、このホトレジ
スト１５をマスクとして、ホウ素（Ｂ＋）をイオン注入
することにより、凹部９の底部にＰ＋型拡散領域１０ａ
を形成する（第１Ｅ図）。
なお図示しないが、後の工程（第１Ｆ図）においてＰＭ
ＯＳトランジスタ部ＹとＮＭＯＳ）ランジスタ部２との
分離領域にＰ 型チャネルカット層１１を形成するため
のＢ イオン注入を行っておく。
ＯＳトランジスタ部ＹとＮＭＯＳ）ランジスタ部２との
分離領域にＰ 型チャネルカット層１１を形成するため
のＢ イオン注入を行っておく。
次にホトレジスト１５を除去し、窒化膜６をマスクとし
て熱酸化処理を施すＬＯＣＯＳ法（選択酸化法）により
厚さが約１．６μｍのフィールド酸化膜１２．１３を形
成する。このとき、フィールド酸化膜１２の直下にはＰ
型基板１に達するＰ 型チャネルカット層１０が形成さ
れるとともに、ＮＭＯＳトランジスタ部２のフィールド
酸化膜１３の直下には上記のＰ＋型チャネルカット層１
１が形成される（第１Ｆ図）。フィールド酸化膜１２及
びＰ 型チャネルカット層１０より成る分離層によりバ
イポーラトランジスタ部Ｘが分離されている。フィール
ド酸化膜１３は、ＰＭＯＳトランジスタ部ＹとＮＭＯＳ
）ランジスタ部２との分離領域、あるいはバイポーラト
ランジスタ部Ｘに形成されるべきＮＰＮ ）ランジスタ
Ｑ１ののコレクタとベース間の分離領域となる。ここで
フィールド酸化膜１２の底部はＰ 型基板１より約０．
２μｍ上部に位置しており、そのためＰ＋チャネルカッ
ト層１０の厚さは約０．２μｍという薄いものになる。
て熱酸化処理を施すＬＯＣＯＳ法（選択酸化法）により
厚さが約１．６μｍのフィールド酸化膜１２．１３を形
成する。このとき、フィールド酸化膜１２の直下にはＰ
型基板１に達するＰ 型チャネルカット層１０が形成さ
れるとともに、ＮＭＯＳトランジスタ部２のフィールド
酸化膜１３の直下には上記のＰ＋型チャネルカット層１
１が形成される（第１Ｆ図）。フィールド酸化膜１２及
びＰ 型チャネルカット層１０より成る分離層によりバ
イポーラトランジスタ部Ｘが分離されている。フィール
ド酸化膜１３は、ＰＭＯＳトランジスタ部ＹとＮＭＯＳ
）ランジスタ部２との分離領域、あるいはバイポーラト
ランジスタ部Ｘに形成されるべきＮＰＮ ）ランジスタ
Ｑ１ののコレクタとベース間の分離領域となる。ここで
フィールド酸化膜１２の底部はＰ 型基板１より約０．
２μｍ上部に位置しており、そのためＰ＋チャネルカッ
ト層１０の厚さは約０．２μｍという薄いものになる。
次に、窒化膜６を除去した後、従来と同様にゲート酸化
膜及びポリシリコンゲート１４、ＮＰＮトランジスタＱ
１のコレクタ引き出し層１５及びベース１６、ＰＭＯＳ
）ランジスタＱ３のソース・ドレイン１７を形成する（
第１Ｇ図）。さらに従来と同様にして、ＮＰＮトランジ
スタＱ１のエミッタ１８．ＮＭＯＳ）ランジスタＱ２の
ソース・ドレイン１９を形成する（第１Ｈ図）。そして
ＰＳＧ膜２７を約０．６μｍ成長させた後、コンタクト
ホールを形成し、アルミ電極２０〜２６を形成する（第
１Ｉ図）。
膜及びポリシリコンゲート１４、ＮＰＮトランジスタＱ
１のコレクタ引き出し層１５及びベース１６、ＰＭＯＳ
）ランジスタＱ３のソース・ドレイン１７を形成する（
第１Ｇ図）。さらに従来と同様にして、ＮＰＮトランジ
スタＱ１のエミッタ１８．ＮＭＯＳ）ランジスタＱ２の
ソース・ドレイン１９を形成する（第１Ｈ図）。そして
ＰＳＧ膜２７を約０．６μｍ成長させた後、コンタクト
ホールを形成し、アルミ電極２０〜２６を形成する（第
１Ｉ図）。
以上のようにしてＮＰＮ ）ランジスタＱｌ及び、ＮＭ
ＯＳ）ランジスタＱ２とＰＭＯＳ ）ランジスタＱ３と
から成るＣＭＯＳトランジスタを同一基板上に組み込ん
だＢｉＣＭＯ５半導体装置が製造される。
ＯＳ）ランジスタＱ２とＰＭＯＳ ）ランジスタＱ３と
から成るＣＭＯＳトランジスタを同一基板上に組み込ん
だＢｉＣＭＯ５半導体装置が製造される。
この実施例では、ＮＰＮトランジスタＱ１はＬｏｃｏｓ
法により形成された比較的厚いフィールド酸化膜１２及
びその直下に形成されたＰ型基板１にまで達する比較的
薄いＰ 型チャネルカット層１０により分離されている
。そのため、従来よりもＮ 型エピタキシャル層３とＰ
＋型チャネルカット層１０との寄生容量が小さくなるの
で、ＮＰＮトランジスタＱ１の動作速度が従来より速く
なる。また、ＬＯＣＯ３法により形成したフィールド酸
化膜１２．１３により分離を行うので、プレーナー法に
より分離層を形成した場合に比し、高密度化が可能とな
る。
法により形成された比較的厚いフィールド酸化膜１２及
びその直下に形成されたＰ型基板１にまで達する比較的
薄いＰ 型チャネルカット層１０により分離されている
。そのため、従来よりもＮ 型エピタキシャル層３とＰ
＋型チャネルカット層１０との寄生容量が小さくなるの
で、ＮＰＮトランジスタＱ１の動作速度が従来より速く
なる。また、ＬＯＣＯ３法により形成したフィールド酸
化膜１２．１３により分離を行うので、プレーナー法に
より分離層を形成した場合に比し、高密度化が可能とな
る。
なお、上記実施例ではＮＭＯＳ）ランジスタＱ２、ＰＭ
ＯＳトランジスタＱ３の両方を示したが、どちから一方
を形成してもよい。
ＯＳトランジスタＱ３の両方を示したが、どちから一方
を形成してもよい。
また、上記実施例では、フィールド酸化膜１２゜１３の
厚さが約１．６μｍの場合について説明したが、バイポ
ーラトランジスタ部ＸＳＰＭＯＳトランジスタ部Ｙ、Ｎ
ＭＯＳ ｌ−ランジスタ部２を更に微細化するためその
厚さを薄くしてものよい。
厚さが約１．６μｍの場合について説明したが、バイポ
ーラトランジスタ部ＸＳＰＭＯＳトランジスタ部Ｙ、Ｎ
ＭＯＳ ｌ−ランジスタ部２を更に微細化するためその
厚さを薄くしてものよい。
この場合、凹部９の深さ、Ｎ−型エピタキシャル層３の
厚さを適当に選択する必要がある。
厚さを適当に選択する必要がある。
以上のように請求項１記載に係る半導体装置によれば、
第１の島は半導体層の表面に形成された比較的厚い酸化
膜とその直下に形成され半導体基板に達する第１導電型
の比較的薄い半導体層から成る第１の分離層に囲まれ、
第２の島は半導体層の表面に形成された比較的厚い酸化
膜から成る第２の分離層に囲まれているので、第１の分
離層を形成することにより生じる寄生容量が小さくなる
とともに高密度化が図れる。そのため、第１の島にバイ
ポーラトランジスタを形成した場合にはバイポーラトラ
ンジスタの動作速度が速くなり、高速、高密度の半導体
装置を得ることができるという効果がある。
第１の島は半導体層の表面に形成された比較的厚い酸化
膜とその直下に形成され半導体基板に達する第１導電型
の比較的薄い半導体層から成る第１の分離層に囲まれ、
第２の島は半導体層の表面に形成された比較的厚い酸化
膜から成る第２の分離層に囲まれているので、第１の分
離層を形成することにより生じる寄生容量が小さくなる
とともに高密度化が図れる。そのため、第１の島にバイ
ポーラトランジスタを形成した場合にはバイポーラトラ
ンジスタの動作速度が速くなり、高速、高密度の半導体
装置を得ることができるという効果がある。
請求項２記載に係る半導体装置の製造方法によれば、耐
エツチングマスクで覆われていない半導体層表面にエツ
チングを施し凹部を形成する工程と、耐エツチングマス
クを除去し、凹部に開口を有し第２の開口をふさぐ不純
物遮蔽マスクを形成する工程と、不純物遮蔽マスクで覆
われていない凹部の半導体層に第１導電型の不純物を導
入する工程と、不純物遮蔽マスクを除去する工程と、熱
処理を施し、耐酸化性マスクで覆われていない半導体層
表面に厚い酸化膜を形成するとともに導入された不純物
が半導体基板に達するようにすることにより、半導体層
中に互いに分離された第１゜第２の島を形成する工程と
を備えているので、結果として得られる半導体装置にお
いては、第１の島は半導体層の表面に形成された比較的
厚い酸化膜とその直下に形成された半導体基板に達する
第１導電型の比較的薄い半導体層より成る第１の分離層
により囲まれ、第２の島は半導体層の表面に形成された
比較的厚い酸化膜より成る第２の分離層により囲まれる
ことになるので、請求項１記載の半導体装置と同様の効
果が得られる。
エツチングマスクで覆われていない半導体層表面にエツ
チングを施し凹部を形成する工程と、耐エツチングマス
クを除去し、凹部に開口を有し第２の開口をふさぐ不純
物遮蔽マスクを形成する工程と、不純物遮蔽マスクで覆
われていない凹部の半導体層に第１導電型の不純物を導
入する工程と、不純物遮蔽マスクを除去する工程と、熱
処理を施し、耐酸化性マスクで覆われていない半導体層
表面に厚い酸化膜を形成するとともに導入された不純物
が半導体基板に達するようにすることにより、半導体層
中に互いに分離された第１゜第２の島を形成する工程と
を備えているので、結果として得られる半導体装置にお
いては、第１の島は半導体層の表面に形成された比較的
厚い酸化膜とその直下に形成された半導体基板に達する
第１導電型の比較的薄い半導体層より成る第１の分離層
により囲まれ、第２の島は半導体層の表面に形成された
比較的厚い酸化膜より成る第２の分離層により囲まれる
ことになるので、請求項１記載の半導体装置と同様の効
果が得られる。
第１Ａ図ないし第１Ｉ図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図、第２図は従来の
Ｂ ｉ ＣＭＯ３半導体装置の断面図である。 図において、３はＮ 型エピタキシャル層、６は窒化膜
、７，８及び１５はホトレジスト、９は凹部、１０ａは
Ｐ＋型拡散領域、１０はＰ 型チャネルカット層、１２
及び１３はフィールド酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
製造方法の一実施例を示す断面工程図、第２図は従来の
Ｂ ｉ ＣＭＯ３半導体装置の断面図である。 図において、３はＮ 型エピタキシャル層、６は窒化膜
、７，８及び１５はホトレジスト、９は凹部、１０ａは
Ｐ＋型拡散領域、１０はＰ 型チャネルカット層、１２
及び１３はフィールド酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電型の半導体基板上に第２導電型の半導体
層が形成され、該半導体層中に互いに分離された第１、
第２の島を有する半導体装置であって、 前記第１の島は前記半導体層の表面に形成された比較的
厚い酸化膜とその直下に形成され前記半導体基板に達す
る第１導電型の比較的薄い半導体層から成る第１の分離
層に囲まれ、前記第２の島は前記半導体層の表面に形成
された比較的厚い酸化膜から成る第２の分離層に囲まれ
たことを特徴とする半導体装置。 - （２）第１導電型の半導体基板を準備する工程と、 前記半導体基板上に第２導電型の半導体層を形成する工
程と、 前記半導体層上の第１、第２の所定領域の周囲を囲む第
１、第２の開口を有する耐酸化性マスクを前記半導体層
上に形成する工程と、 前記第１の開口に開口を有し前記第２の開口をふさぐ耐
エッチングマスクを形成する工程と、前記耐エッチング
マスクで覆われていない前記半導体層表面にエッチング
を施し凹部を形成する工程と、 前記耐エッチングマスクを除去し、前記凹部に開口を有
し前記第２の開口をふさぐ不純物遮蔽マスクを形成する
工程と、 前記不純物遮蔽マスクで覆われていない前記凹部の前記
半導体層に第１導電型の不純物を導入する工程と、 前記不純物遮蔽マスクを除去する工程と、 熱処理を施し、前記耐酸化性マスクで覆われていない前
記半導体層表面に厚い酸化膜を形成するとともに前記導
入された不純物が前記半導体基板に達するようにするこ
とにより、前記半導体層中に互いに分離された第１、第
２の島を形成する工程とを備えた半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263790A JPH03290949A (ja) | 1990-04-06 | 1990-04-06 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263790A JPH03290949A (ja) | 1990-04-06 | 1990-04-06 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03290949A true JPH03290949A (ja) | 1991-12-20 |
Family
ID=14059964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9263790A Pending JPH03290949A (ja) | 1990-04-06 | 1990-04-06 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03290949A (ja) |
-
1990
- 1990-04-06 JP JP9263790A patent/JPH03290949A/ja active Pending
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