JPH0973790A - センスアンプ、半導体記憶装置、及びデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、動作速度を劣化させること
なく低消費電力化を図ったセンスアンプを提供すること
にある。 【構成】 センスアンプＳＡにおいて、電源供給用のｎ
チャンネル型ＭＯＳトランジスタＱ３３をレベルシフト
回路ＬＳ１、ＬＳ２、及びメインアンプ回路ＭＡで共有
することにより、センスアンプＳＡの構成素子数を減少
させて消費電力の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルデータを増
幅するためのセンスアンプの改良技術に関し、例えば、
スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）、及びそれを含むデータ処理装置に適用して有効な
技術に関する。

【０００２】

【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。そ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを含むＹ選択スイッ
チ回路を介して相補コモンデータ線に共通結合されてい
る。そのようなＳＲＡＭにおいては、メモリセルデータ
を増幅するためのセンスアンプが設けられている。

【０００３】センスアンプとしては、例えば特開平４−
１２０９０８号公報に記載されているような３段センス
アンプが知られている。この回路方式は、初段と２段目
がレベルシフト回路であり、３段目がカレントミラー型
差動増幅回路とされ、電源電圧レベルの小振幅信号を高
感度にセンスするのに適している。

【０００４】

【発明が解決しようとする課題】上記のように３段セン
スアンプは、電源電圧レベルの小振幅信号を高感度にセ
ンスするのに適しているが、消費電力の点で改良の余地
がある。すなわち、プロセスの微細化に伴い搭載素子数
増大が進む中、消費電力の低減を図る必要が生じてい
る。例えば、近年の論理ＬＳＩにおいては、それに内蔵
されるＲＡＭ（チップ埋込型ＲＡＭ）のＣＭＯＳセンス
アンプの動作速度を犠牲にしないで、消費電力の低減を
図ることが、特に必要とされている。

【０００５】本発明の目的は、動作速度を劣化させるこ
となく低消費電力化を図ったセンスアンプを提供するこ
とにある。

【０００６】また、本発明の別の目的は、製造ばらつ
き、電源電圧変動による回路の特性劣化の抑止を図った
センスアンプを提供することにある。

【０００７】そして、本発明の別の目的は、そのような
センスアンプを備えた半導体記憶装置、さらにはそのよ
うな半導体記憶装置を含むデータ処理装置を提供するこ
とにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、センスアンプ回路（ＳＡ）にお
いて、入力信号に応じて回路への電源供給を可能とする
電源供給用トランジスタ（Ｑ３３）を設け、この電源供
給用トランジスタを、レベルシフト回路（ＬＳ１、ＬＳ
２）、及びメインアンプ回路（ＭＡ）で共有する。

【００１１】このとき、差動対（Ｑ１７、Ｑ１８）の第
１差動出力に基づいて動作制御される第１電流源トラン
ジスタ（Ｑ１９）と、上記差動対の第２差動出力に基づ
いて動作制御される第２電流源トランジスタ（Ｑ２０）
とを互いに直列接続することにより、第１電流源トラン
ジスタと第２電流源トランジスタのプロセス変動や電源
電圧変動に起因して、レベルシフト回路の出力バイアス
レベルが変動するのを低減することができる。

【００１２】また、メモリセルアレイ（ＭＣＡ）と、上
記メモリセルアレイからの読出し信号を増幅する増幅手
段とを含んで半導体記憶装置が形成されるとき、上記増
幅手段として、上記センスアンプ回路（ＳＡ）を適用す
る。また、そのような半導体記憶装置を含んでデータ処
理装置を構成する。

【００１３】

【作用】上記した手段によれば、電源供給用トランジス
タを、レベルシフト回路（ＬＳ１、ＬＳ２）、及びメイ
ンアンプ回路（ＭＡ）で共有することは、それを共有し
ないで個別的に設ける場合に比べて、センスアンプの構
成素子数を減少させ、このことが、センスアンプ、さら
にはそれを含む半導体記憶装置の消費電力の低減化を達
成する。

【００１４】

【実施例】図４には本発明の一実施例あるマイクロコン
ピュータシステムが示される。

【００１５】このマイクロコンピュータシステムは、シ
ステムバスＢＵＳを介して、マイクロコンピュータ３
１、ＳＤＲＡＭ（シンクロナス・ダイナミック・ランダ
ム・アクセス・メモリ）、ＳＲＡＭ（スタティック・ラ
ンダム・アクセス・メモリ）３３、ＲＯＭ（リード・オ
ンリ・メモリ）３４、周辺装置制御部３５、表示制御部
３６などが、互いに信号のやり取り可能に結合され、予
め定められたプログラムに従って所定のデータ処理を行
う。上記マイクロコンピュータ３１は、本システムの論
理的中核とされ、主として、アドレス指定、情報の読出
しと書込み、データの演算、命令のシーケンス、割り込
の受付け、記憶装置と入出力装置との情報交換の起動等
の機能を有し、演算制御系や、バス制御系、メモリアク
セス制御系などから構成される。上記ＳＤＲＡＭ３２
や、ＳＲＡＭ３３、及びＲＯＭ３４は内部記憶装置とし
て位置付けられている。ＳＤＲＡＭ３２やＲＯＭ３４に
は、マイクロコンピュータ３１での計算や制御に必要な
プログラム格納される。また、ＳＲＡＭ３３は、リード
・ライト動作の高速性を活かしてメインメモリやキャッ
シュメモリなどとして利用される。周辺装置制御部３５
によって、外部記憶装置３８の動作制御や、キーボード
３９などからの情報入力制御が行われ、さらに、表示制
御部３６の制御によって、ＣＲＴディスプレイ４０への
情報表示が行われる。

【００１６】図５には上記マイクロコンピュータ３１の
構成例が示される。

【００１７】このマイクロコンピュータ３１は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板などの一つの半導体基板に形成され
る。バス制御のためのバスコントローラ２１、割込み制
御のための割込みコントローラ２３、演算処理のための
ＣＰＵ（中央処理装置）２４、時間計測のためのタイマ
２５、そして、ＣＰＵ２４で実行されるマイクロプログ
ラムが格納された内蔵ＲＯＭ２６、ＣＰＵ２４での演算
処理のための作業領域などとして使用される内蔵ＲＡＭ
２７、アナログ信号をディジタル信号に変換するための
Ａ／Ｄ（アナログ／ディジタル）変換器２８などが設け
られ、それらが信号のやり取り可能に内部バス２２によ
って結合されている。内部バス２２は、アドレス信号を
伝達するためのアドレスバス、データを伝達するための
データバス、及びコントロール信号を伝達するためのコ
ントロールバスを含む。バスコントローラ２１は、この
内部バス２２とシステムバスＢＵＳとに結合され、信号
伝達のためのバス制御を行う。

【００１８】図２には、マイクロコンピュータ３１の内
蔵ＲＡＭ２７として適用されるＳＲＡＭの主要構成例が
示される。

【００１９】図２に示される回路は、１ポートＳＲＡＭ
の代表的な構成であり、主にデコーダＡＤＣ、内部パル
ス発生回路ＣＧ、メモリセルアレイＭＣＡ、セレクタＳ
Ｌ、プリチャージ回路ＰＲＩ、出力回路ＲＤＯにより構
成される。

【００２０】デコーダＡＤＣは、行デコーダＤＣ１、ラ
イト系の列デコーダＤＣ２、及びリード系の列デコーダ
ＤＣ３を含む。

【００２１】メモリセルアレイＭＣＡは、複数のスタテ
ィック型メモリセルをマトリクス配置して成る。メモリ
セルＭＣは、そのうちの一つについての構成が代表的に
示されるように、インバータ回路５、６がリング状に結
合されてラッチ回路が形成され、それにｎチャンネル型
ＭＯＳトランジスタＱ５、Ｑ６が結合されて成る。ｎチ
ャンネル型ＭＯＳトランジスタＱ５、Ｑ６のゲート電極
は、それに対応するワード線ＷＸＡ、ＷＸＢに結合さ
れ、ワード線が選択レベルに駆動された場合に、インバ
ータ回路５、６のノードが、対応するビット線ＤＡＡ、
ＤＡＢ、ＤＢＡ、ＤＢＢに結合されるようになってい
る。

【００２２】セレクタＳＬは、列デコーダＤＣ２のデコ
ード出力に基づいて動作制御されるｎチャンネル型ＭＯ
ＳトランジスタＱ７〜Ｑ１０、列デコーダＤＣ３の出力
に基づいて動作制御されるｐチャンネル型ＭＯＳトラン
ジスタＱ１１〜Ｑ１４を含む。そして、入力データＤＩ
Ｎを相補レベルにするためのインバータ７、８が設けら
れている。

【００２３】プリチャージ回路ＰＲＩは、ｎチャンネル
型ＭＯＳトランジスタＱ１〜Ｑ４を含み、内部タイミン
グ信号φＣＬＫに同期してビット線プリチャージが行わ
れるようになっている。

【００２４】一般にチップ埋込型ＲＡＭは、高集積、高
速、低消費電力化が開発の要である。高集積化のために
はメモリセルサイズを縮小することが重要であり、通常
メモリセルＭＣに使用されるＭＯＳは適用プロセスの最
小寸法をもってレイアウト設計が行われる。このため、
高集積され大容量となったＲＡＭではビット線の負荷容
量が大きくなり、メモリセル保持データをビット線へ高
速伝送する上で、回路の接地電位から電源電圧までのい
わゆるフル振幅は不向きであり、消費電力も増加してし
まう。そこで、本実施例ＳＲＡＭでは、内部パルス発生
回路ＣＧ、プリチャージ回路ＰＲＩを用い、メモリセル
保持データをビット線で小振幅の差動信号として、それ
をセンスアンプＳＡを用いて増幅することにより、リー
ド動作の高速化、及び低消費電力化を図っている。内部
パルス発生回路ＣＧを用いた回路技術は、例えば特開平
１−２０９８８４号公報に示されるように、外部から入
力されるクロック入力信号を内蔵の内部パルス発生回路
によって、データの書込み、読み出しを行うために必要
最低限なパルス幅をもった内部クロック信号を生成し、
それに基づいて各部を動作させることで、回路に流れる
直流電流を低減して低消費電力化を図る方式として知ら
れている。

【００２５】書込み動作について説明する。

【００２６】入力クロックＣＬＫが回路の接地電位と同
じローレベルであれば、内部タイミング信号φＣＬＫも
ローレベルであり、プリチャージ回路ＰＲＩのｐチャン
ネル型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４がオ
ンされ、ビット線ＤＡＡ、ＤＡＢ、ＤＢＡ、ＤＢＢは回
路の電源電圧と同じ高電位側電源Ｖｄｄレベルに固定さ
れ、データ書込み、データ読出しはできなくなり、ＳＲ
ＡＭはオフ状態となる。

【００２７】入力クロックＣＬＫが高電位側電源Ｖｄｄ
と同じハイレベルとなったとき、内部タイミング信号φ
ＣＬＫもハイレベルとなり、プリチャージ回路ＰＲＩの
ｐチャンネル型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、
Ｑ４がオフし、その出力がハイインピーダンスとなるこ
とにより、メモリセルＭＣのデータ書込み、及びデータ
読出しが可能な状態、すなわち、ＳＲＡＭはオン状態と
なる。ＳＲＡＭがオン状態であるとき、行アドレスＡＤ
Ｘにより行デコーダＤＣ１にて行ワード線ＷＸＡが選択
されたとすると、行ワード線ＷＸＡは内部タイミング信
号φＣＬＫがハイレベルであるときの高電位側電源Ｖｄ
ｄと同じハイレベルに駆動され、この行ワード線ＷＸＡ
に接続されている全てのメモリセルＭＣのｎチャンネル
型ＭＯＳトランジスタＱ５、Ｑ６がオンされる。このＭ
ＯＳトランジスタＱ５、Ｑ６を介してインバータ回路
５、６から成るラッチ回路の入出力ノードとビット線Ｄ
ＡＡ、ＤＡＢとが接続される。メモリセルＭＣへのデー
タ書込み時、リードライト信号ＲＷをローレベルにする
ことによりライト系の列デコーダＤＣ２が選択され、列
アドレスＡＤＹにより任意の列ワード線が選択される。
例えば、列ワード線ＷＹＡが選択された場合、列ワード
線ＷＹＡはハイレベルになり、セレクタＳＬのｎチャン
ネル型ＭＯＳトランジスタＱ７、Ｑ８がオンされる。デ
ータ入力信号ＤＩＮがインバータ回路７、８により、そ
れぞれ反転、非反転されたデータがセレクタＳＬのｎチ
ャンネル型ＭＯＳトランジスタＱ７、Ｑ８、及びビット
線ＤＡＡ、ＤＡＢ、さらにはメモリセルＭＣのｎチャン
ネル型ＭＯＳトランジスタＱ５、Ｑ６を介して、インバ
ータ回路５、６から成るラッチ回路の入出力ノードへ伝
えられる。仮りに、新たな書込みデータがこのラッチ回
路に伝えられる前の状態、すなわちメモリセルＭＣの保
持データが、インバータ回路５の入力ノードにおいてロ
ーレベル、インバータ回路６の入力ノードにおいてハイ
レベルあったときに、新たな書込みデータとしてビット
線ＤＡＡには回路の接地電位と同じローレベルが、また
ビット線ＤＡＢには高電位側電源Ｖｄｄと同じハイレベ
ルが伝えられた場合、インバータ回路５、６から成るラ
ッチ回路の保持データが反転することにより、データ入
力信号ＤＩＮが書込まれたことになる。このとき、イン
バータ回路５、６の負荷駆動能力が、インバータ回路
７、８の負荷駆動能力より小さく設定されることで、イ
ンバータ回路５、６から成るラッチ回路の保持データの
論理を反転させることができる。

【００２８】次にデータ読み出し動作について説明す
る。

【００２９】ＳＲＡＭがオン状態のとき、データ書込み
動作の場合と同様に、プリチャージ回路ＰＲＩのｐチャ
ンネル型ＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４は
オフし、ビット線はハイインピーダンスレベルにある。
行アドレスＡＤＸにより行ワード線ＷＸＡが選択された
とすると、行ワード線ＷＸＡは、内部タイミング信号φ
ＣＬＫがハイレベルであるときに、高電位側電源Ｖｄｄ
と同じハイレベルになり、メモリセルＭＣのｎチャンネ
ル型ＭＯＳトランジスタＱ５、Ｑ６がオンされる。この
ＭＯＳトランジスタＱ５、Ｑ６を介して、インバータ回
路５、６から成るラッチ回路の入出力ノードの電位がビ
ット線ＤＡＡ、ＤＡＢに伝えられる。インバータ回路５
の出力ノードが高電位側電源Ｖｄｄと同じハイレベル、
インバータ回路６の出力ノードが回路の接地電位と同じ
ローレベルである場合、ビット線ＤＡＡにはＭＯＳトラ
ンジスタＱ６を介して、インバータ回路６のローレベル
出力が伝えられる。ビット線ＤＡＡには、内部タイミン
グ信号φＣＬＫにより制御される行ワード線ＷＡＸによ
り、インバータ回路６のローレベル出力が高電位側電源
Ｖｄｄレベルより数百ｍＶ下降した振幅が伝達されるよ
うに設定されている。ビット線ＤＡＢは、インバータ回
路５の出力ノードが高電位側電源Ｖｄｄと同じハイレベ
ルであるため、高電位側電源Ｖｄｄレベルから変化しな
い。このとき、リードライト信号ＲＷをハイレベルにす
ることにより、インバータ回路１５を介してリード系の
列デコーダＤＣ３が選択され、列アドレス信号ＡＤＹに
より列ワード線ＲＹＡが選択された場合、列ワード線Ｒ
ＹＡは回路の接地電位と同じローレベルになり、セレク
タＳＬのｐチャンネル型ＭＯＳトランジスタＱ１１、Ｑ
１２がオンされる。リードコモンデータ線ＲＤＡには、
ＭＯＳトランジスタＱ１２を介してビット線ＤＡＡの高
電位側電源Ｖｄｄレベルより数百ｍＶ下降した電位が伝
達され、リードコモンデータ線ＲＤＢにはビット線ＤＡ
Ｂと同じハイレベルが伝達される。リードコモンデータ
線ＲＤＡ、ＲＤＢの信号は、数百ｍＶのレベル差をもつ
差動入力信号として、センスアンプＳＡに入力される。
センスアンプＳＡにより数百ｍＶのレベル差が、回路の
接地電位から高電位側電源Ｖｄｄまでの振幅に変換さ
れ、後段のインバータ回路１５により波形成形が行われ
て出力データＤＯＵＴが得られる。

【００３０】図１には上記センスアンプＳＡの構成例が
示される。

【００３１】図１に示されるセンスアンプＳＡは、いわ
ゆるＣＭＯＳセンスアンプとされ、前述のように、リー
ドコモンデータ線ＲＤＡ、ＲＤＢの信号を差動入力し
て、このリードコモンデータ線ＲＤＡ、ＲＤＢにおける
レベル差を接地電位から高電位側電源Ｖｄｄレベルまで
の振幅に増幅するための回路であり、レベルシフト回路
ＬＳ１、レベルシフト回路ＬＳ２、及びカレントミラー
型のメインアンプ回路ＭＡを含む。内部タイミング信号
φＣＬＫは、イネーブル信号としてセンスアンプＳＡに
取込まれる。

【００３２】レベルシフト回路ＬＳ１は、ｐチャンネル
型ＭＯＳトランジスタＱ１５、Ｑ１６、ｎチャンネル型
ＭＯＳトランジスタＱ１７、Ｑ１８、Ｑ１９、Ｑ２０を
含んで次のように構成される。

【００３３】ｐチャンネル型ＭＯＳトランジスタＱ１５
とｎチャンネル型ＭＯＳトランジスタＱ１７とが直列接
続され、ｐチャンネル型ＭＯＳトランジスタＱ１６とｎ
チャンネル型ＭＯＳトランジスタＱ１８とが直列接続さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ１５、Ｑ１
６のソース電極は高電位側電源Ｖｄｄに結合される。ｐ
チャンネル型ＭＯＳトランジスタＱ１５、Ｑ１６のゲー
ト電極は回路の接地ラインに結合される。ｎチャンネル
型ＭＯＳトランジスタＱ１７、Ｑ１８は、それらのソー
ス電極がｎチャンネル型ＭＯＳトランジスタＱ１９のド
レイン電極に共通結合されることで、差動結合される。
ｎチャンネル型ＭＯＳトランジスタＱ１９にはｎチャン
ネル型ＭＯＳトランジスタＱ２０が直列接続される。ｎ
チャンネル型ＭＯＳトランジスタＱ１７、Ｑ１８のゲー
ト電極には、それぞれリードコモンデータ線ＲＤＡ、Ｒ
ＤＢを介してメモリセルデータが入力されるようになっ
ている。ｐチャンネル型ＭＯＳトランジスタＱ１５、及
びｎチャンネル型ＭＯＳトランジスタＱ１７の直列接続
箇所には、ｎチャンネル型ＭＯＳトランジスタＱ２０の
ゲート電極が結合され、ｐチャンネル型ＭＯＳトランジ
スタＱ１６、及びｎチャンネル型ＭＯＳトランジスタＱ
１８の直列接続箇所には、ｎチャンネル型ＭＯＳトラン
ジスタＱ１９のゲート電極が結合される。ｎチャンネル
型ＭＯＳトランジスタＱ２０のソース電極は、電源供給
用のｎチャンネル型ＭＯＳトランジスタＱ３３に結合さ
れる。

【００３４】レベルシフト回路ＬＳ２は、ｐチャンネル
型ＭＯＳトランジスタＱ２１、Ｑ２２、ｎチャンネル型
ＭＯＳトランジスタＱ２３、Ｑ２４、Ｑ２５を含み、次
のように構成される。

【００３５】ｐチャンネル型ＭＯＳトランジスタＱ２１
とｎチャンネル型ＭＯＳトランジスタＱ２３とが直列接
続され、ｐチャンネル型ＭＯＳトランジスタＱ２２とｎ
チャンネル型ＭＯＳトランジスタＱ２４とが直列接続さ
れる。ｐチャンネル型ＭＯＳトランジスタＱ２１、Ｑ２
２のソース電極は高電位側電源Ｖｄｄに結合される。ｐ
チャンネル型ＭＯＳトランジスタＱ２１、Ｑ２２のゲー
ト電極は回路の接地ラインに結合される。そして、ｎチ
ャンネル型ＭＯＳトランジスタＱ２３、Ｑ２４は、それ
らのソース電極が、ｎチャンネル型ＭＯＳトランジスタ
Ｑ２５のドレイン電極に共通結合されることで、差動結
合される。ｎチャンネル型ＭＯＳトランジスタＱ２５の
ゲート電極は高電位側電源Ｖｄｄに結合される。ｎチャ
ンネル型ＭＯＳトランジスタＱ２３、２４のゲート電極
には、上記レベルシフト回路ＬＳ１の出力線ＲＡＳ、Ｒ
ＳＢが結合される。ｎチャンネル型ＭＯＳトランジスタ
Ｑ２５のソース電極は、電源供給用のｎチャンネル型Ｍ
ＯＳトランジスタＱ３３に結合される。

【００３６】カレントミラー型のメインアンプ回路ＭＡ
は、ｐチャンネル型ＭＯＳトランジスタＱ２６、Ｑ２
７、Ｑ２８、Ｑ２９、ｎチャンネル型ＭＯＳトランジス
タＱ３０、Ｑ３１、Ｑ３２、Ｑ３３、及びインバータ回
路１７を含み次のように構成される。

【００３７】ｐチャンネル型ＭＯＳトランジスタＱ２
６、Ｑ２７が並列接続され、ｐチャンネル型ＭＯＳトラ
ンジスタＱ２８、Ｑ２９が並列接続される。ｐチャンネ
ル型ＭＯＳトランジスタＱ２６、Ｑ２７、Ｑ２８、Ｑ２
９のソース電極は、高電位側電源Ｖｄｄに結合される。
ｐチャンネル型ＭＯＳトランジスタＱ２６、Ｑ２７のド
レイン電極は、ｎチャンネル型ＭＯＳトランジスタＱ３
０のドレイン電極に結合される。また、ｐチャンネル型
ＭＯＳトランジスタＱ２８、Ｑ２９のドレイン電極は、
ｎチャンネル型ＭＯＳトランジスタＱ３１のドレイン電
極に結合される。このｎチャンネル型ＭＯＳトランジス
タＱ３０、Ｑ３１のゲート電極には、それぞれ上記レベ
ルシフト回路ＬＳ２の出力線ＲＳＣ、ＲＳＤが結合され
る。また、カレントミラーを形成するため、ｐチャンネ
ル型ＭＯＳトランジスタＱ２７、Ｑ２８のゲート電極
に、それらのドレイン電極、及びｎチャンネル型ＭＯＳ
トランジスタＱ３０のドレイン電極が結合される。ｎチ
ャンネル型ＭＯＳトランジスタＱ３０、Ｑ３１のソース
電極は、ｎチャンネル型ＭＯＳトランジスタＱ３２を介
して電源供給用のｎチャンネル型ＭＯＳトランジスタＱ
３３に結合される。ｐチャンネル型ＭＯＳトランジスタ
Ｑ２８、Ｑ２９のドレイン電極、及びｎチャンネル型Ｍ
ＯＳトランジスタＱ３１のドレイン電極から出力線ＲＳ
Ｆが引出され、この出力線の信号が、インバータ回路１
７を介して後段のインバータ回路１６（図２参照）に出
力される。回路を内部タイミング信号φＣＬＫに同期動
作させるため、上記ｐチャンネル型ＭＯＳトランジスタ
Ｑ２６、Ｑ２９、及び電源供給用のｎチャンネル型ＭＯ
ＳトランジスタＱ３３のゲート電極に、内部タイミング
信号φＣＬＫが入力されるようになっている。

【００３８】図３にはセンスアンプＳＡにおける主要部
の動作波形が示される。

【００３９】上記の構成において、内部タイミング信号
φＣＬＫが回路の接地電位と同じローレベルであると
き、電源供給用のｎチャンネル型ＭＯＳトランジスタＱ
３３はオフされ、ｐチャンネル型ＭＯＳトランジスタＱ
２６、Ｑ２９がオンされるため、センスアンプＳＡはオ
フ状態とされ、レベルシフト回路ＬＳ１、ＬＳ２、及び
メインアンプ回路ＭＡの出力線ＲＳＦは、リードコモン
データ線ＲＤＡ、ＲＤＢのレベルに関係無く、高電位側
電源Ｖｄｄレベルに固定される。

【００４０】内部タイミング信号φＣＬＫが選択的に回
路の高電位側電源Ｖｄｄと同じレベルとされたときセン
スアンプＳＡはオン状態とされる。すなわち、電源供給
用のｎチャンネル型ＭＯＳトランジスタＱ３３がオンさ
れ、ｐチャンネル型ＭＯＳトランジスタＱ２６、Ｑ２９
がオフされ、リードコモンデータ線ＲＤＡ、ＲＤＢの信
号レベルにより、レベルシフト回路ＬＳ１、ＬＳ２、メ
インアンプ回路ＭＡの出力論理が決定される。センスア
ンプＳＡがオン状態とされたとき、リードコモンデータ
線ＲＤＡ、ＲＤＢの信号がレベルシフト回路ＬＳ１のｎ
チャンネル型ＭＯＳトランジスタＱ１７、Ｑ１８のゲー
ト電極に入力される。ＭＯＳトランジスタＱ１５、Ｑ１
６、Ｑ１９、Ｑ２０、Ｑ３３の合成インピーダンス比に
よって決まる所定のバイアスレベルを中心として出力線
ＲＳＡ、ＲＳＢにレベル差を生じる。この出力線ＲＳ
Ａ、ＲＳＢに生じるレベル差は、ｎチャンネル型ＭＯＳ
トランジスタＱ１７、Ｑ１８の入出力特性と出力線ＲＤ
Ａ、ＲＤＢのレベル差によって決定される。このとき、
レベルシフト回路ＬＳ１では、ｎチャンネル型ＭＯＳト
ランジスタＱ１９、Ｑ２０のゲート電極に、出力線ＲＳ
Ａ、ＲＳＢの信号レベルが加えられることで製造ばらつ
きによるプロセス変動や、電源電圧変動に起因するｎチ
ャンネル型ＭＯＳトランジスタＱ１９、Ｑ２０のオン抵
抗の変動が抑えられ、レベルシフト回路ＬＳ１の出力線
ＲＳＡ、ＲＳＢのバイアスレベルを安定させることがで
きる。図３に示されるように、出力線ＲＳＡ、ＲＳＢに
は、約４．２Ｖを中心に約０．４Ｖのレベル差を生じて
いる。

【００４１】レベルシフト回路ＬＳ２もレベルシフト回
路ＬＳ１と同じ原理で動作する。つまり、ｎチャンネル
型ＭＯＳトランジスタＱ２３、Ｑ２４のゲート電極に、
レベルシフト回路ＬＳ１の出力線ＲＳＡ、ＲＳＢの信号
が入力され、信号線ＲＳＡ、ＲＳＢで生じたレベル差が
所定のバイアスレベルを中心にさらに増幅されて、出力
線ＲＳＣ、ＲＳＤに出力される。図３に示されるよう
に、信号線ＲＳＣ、ＲＳＤには、約３．３Ｖを中心に約
１．３Ｖのレベル差が出力される。

【００４２】メインアンプ回路ＭＡにおいては、ｐチャ
ンネル型ＭＯＳトランジスタＱ２７、Ｑ２８と、ｎチャ
ンネル型ＭＯＳトランジスタＱ３２、Ｑ３３の合成イン
ピーダンス比によって決る所定のバイアスレベルを中心
にレベル差を生じ、ｎチャンネル型ＭＯＳトランジスタ
Ｑ３０、Ｑ３１の入出力特性に従い、出力線ＲＳＣ、Ｒ
ＳＤのレベル差をさらに増幅して出力線ＲＳＥ、ＲＳＦ
に出力する。このとき、出力線ＲＳＥは、ｐチャンネル
型ＭＯＳトランジスタＱ２７、Ｑ２８のゲート電極に入
力される。図３に示されるように、メインアンプ回路Ｍ
Ａの出力線ＲＳＥ、ＲＳＦの信号レベルは、回路の電源
電圧の１／２を中心として出力される。メインアンプ回
路ＭＡの出力線ＲＳＦの信号は、インバータ回路１７に
より回路の接地電位から電源電圧レベルまでの振幅に変
換されて出力される。

【００４３】上記実施例によれば、以下の作用効果を得
ることができる。

【００４４】（１）電源供給用のｎチャンネル型ＭＯＳ
トランジスタＱ３３をレベルシフト回路ＬＳ１、ＬＳ
２、及びメインアンプ回路ＭＡで共有することにより、
センスアンプＳＡの構成素子数を減少させることができ
る。つまり、電源供給用トランジスタＱ３３を共有しな
い回路構成では、レベルシフト回路ＬＳ１、ＬＳ２、及
びメインアンプ回路ＭＡのそれぞれに、トランジスタＱ
３３に相当するものを設ける必要があるが、電源供給用
トランジスタＱ３３をレベルシフト回路ＬＳ１、ＬＳ
２、及びメインアンプ回路ＭＡで共有する場合には、レ
ベルシフト回路ＬＳ１、ＬＳ２に電源供給用のｎチャン
ネル型ＭＯＳトランジスタを設ける必要がないから、そ
の分、素子数を低減することができる。そのように素子
数を低減することによって、センスアンプの消費電力の
低減、さらにはそれを含むＳＲＡＭやマイクロコンピュ
ータ３１の消費電力の低減を図ることができる。そし
て、そのようにｎチャンネル型ＭＯＳトランジスタＱ３
３共有するようにしても、センスアンプＳＡ動作速度を
低下させることはない。つまり、ＳＲＡＭの動作速度を
犠牲にすること無く、消費電力の低減を図ることができ
る。

【００４５】（２）差動対を形成するＭＯＳトランジス
タＱ１８の出力に基づいて動作制御されるＭＯＳトラン
ジスタＱ１９と、上記差動対を形成するＭＯＳトランジ
スタＱ１７の出力に基づいて動作制御されるＭＯＳトラ
ンジスタＱ２０とを互いに直列接続することにより、Ｍ
ＯＳトランジスタのオン抵抗が合成されて大きくなるの
で、ＭＯＳトランジスタＱ１９、Ｑ２０のプロセス変動
や電源電圧変動に起因するオン抵抗の変動量を低減する
ことができ、それにより、レベルシフト回路ＬＳ１の出
力線ＲＳＡ、ＲＳＢにおけるバイアスレベルの変動を抑
えることができる。また、そのようにトランジスタＱ１
９、Ｑ２０が直列接続される場合には、ｎチャンネル型
ＭＯＳトランジスタＱ１９のドレイン電極からｎチャン
ネル型ＭＯＳトランジスタＱ２０のソース電極間におい
ては、トランジスタＱ１９、Ｑ２０にそれぞれ存在する
ＭＯＳ接合容量が合成されて低減される。そのことは消
費電力の低減を図る上で有利とされる。つまり、ＭＯＳ
トランジスタＱ３３の共有化に加え、ＭＯＳトランジス
タＱ１９、Ｑ２０を直列接続して用いることで、さらに
消費電力が低減される。

【００４６】（３）上記（１），（２）の作用効果を有
するセンスアンプＳＡを含むＳＲＡＭ、さらにはマイク
ロコンピュータにおいては、センスアンプＳＡでの消費
電力の低減により、ＳＲＡＭ全体、さらにはマイクロコ
ンピュータ全体としての消費電力の低減を図ることがで
きる。

【００４７】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００４８】例えば、上記実施例ではマイクロコンピュ
ータ３１に搭載される内蔵ＲＡＭ２７に含まれるセンス
アンプについて説明したが、例えば、図４に示されるＳ
ＲＡＭ３３のように、単体のメモリＬＳＩにおいても、
上記実施例の場合と同様の作用効果を得ることができ
る。また、ＡＴＭスイッチや、クロスコネクトスイッチ
等と称される電話交換機用ＬＳＩにおいても、ＳＲＡＭ
が内蔵されているから、そのような専用ＬＳＩに内蔵さ
れるＳＲＡＭにおいても、上記実施例の場合と同様の作
用効果を得ることができる。

【００４９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍ、さらにはマイクロコンピュータに適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、各種半導体記憶装置、さらにはそれを含む各種デー
タ処理装置に広く適用することができる。

【００５０】本発明は、少なくともレベルシフト回路、
及びメインアンプを含むことを条件に適用することがで
きる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、電源供給用トランジスタを、レ
ベルシフト回路、及びメインアンプ回路で共有すること
により、センスアンプの構成素子数を減少させることが
でき、それによって、センスアンプ、さらにはそれを含
む半導体記憶装置やデータ処理装置の消費電力の低減を
図ることができる。

【００５３】また、差動対の第１差動出力に基づいて動
作制御される第１電流源トランジスタと、上記差動対の
第２差動出力に基づいて動作制御される第２電流源トラ
ンジスタとを互いに直列接続することにより、第１電流
源トランジスタと第２電流源トランジスタのプロセス変
動や電源電圧変動に起因して、レベルシフト回路の出力
バイアスレベルの変動を抑えることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＳＲＡＭに含まれるセ
ンスアンプの構成例回路図である。

【図２】上記ＳＲＡＭの主要構成例回路図である。

【図３】上記センスアンプにおける主要部の動作波形図
である。

【図４】上記ＳＲＡＭを含むマイクロコンピュータが適
用されたデータ処理装置の全体的な構成例ブロック図で
ある。

【図５】上記マイクロコンピュータの構成例ブロック図
である。

【符号の説明】

２１ バスコントローラ ２２ 内部バス ２３ 割込みコントローラ ２４ ＣＰＵ ２５ タイマ ２６ 内蔵ＲＯＭ ２７ 内蔵ＲＡＭ ２８ Ａ／Ｄ変換器 ３１ マイクロコンピュータ ３２ ＳＤＲＡＭ ３３ ＳＲＡＭ ３４ ＲＯＭ ３５ 周辺装置制御部 ３６ 表示制御部 ３８ 外部記憶装置 ３９ キーボード ４０ ＣＲＴディスプレイ ＬＳ１，ＬＳ２ レベルシフト回路 ＭＡ メインアンプ回路 ＳＡ センスアンプ ＡＤＣ デコーダ ＣＧ 内部パルス発生回路 ＭＣＡ メモリセルアレイ ＰＲＩ プリチャージ回路 ＳＬ セレクタ ＲＤＯ 出力回路 ＭＣ メモリセル ＤＣ１ 行デコーダ ＤＣ２ ライト系の列デコーダ ＤＣ３ リード系の列デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 守田 実 神奈川県横浜市戸塚区戸塚町180番地 日 立通信システム株式会社内 (72)発明者 佐藤 陽一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号レベルをシフトするレベルシフ
   ト回路と、上記レベルシフト回路によってレベルシフト
   された信号を増幅するメインアンプ回路とを含むセンス
   アンプにおいて、 入力信号に応じて回路への電源供給を可能とする電源供
   給用トランジスタを含み、この電源供給用トランジスタ
   が、上記レベルシフト回路、及びメインアンプ回路で共
   有されて成ることを特徴とするセンスアンプ。
2. 【請求項２】 上記レベルシフト回路は、入力信号の差
   動増幅を可能とする差動対と、上記差動対の電流源とを
   含み、 上記電流源は、上記差動対の第１差動出力に基づいて動
   作制御される第１電流源トランジスタと、上記差動対の
   第２差動出力に基づいて動作制御される第２電流源トラ
   ンジスタとを含み、上記第１電流源トランジスタ、及び
   第２電流源トランジスタが互いに直列接続されて成る請
   求項１記載のセンスアンプ。
3. 【請求項３】 複数のスタティック型メモリセルが配列
   されて成るメモリセルアレイと、上記メモリセルアレイ
   からの読出し信号を増幅する増幅手段とを含む半導体記
   憶装置において、 上記増幅手段として、請求項１又は２記載のセンスアン
   プを適用して成る半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置と、それ
   をアクセス可能な中央処理装置とが、一つの半導体基板
   に形成されたデータ処理装置。