JPH03256297A - 線形フイードバツクシフトレジスタをクロスチエツク格子構造を伴なつて直列シフトレジスタとして動作させる方法および装置 - Google Patents
線形フイードバツクシフトレジスタをクロスチエツク格子構造を伴なつて直列シフトレジスタとして動作させる方法および装置Info
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- JPH03256297A JPH03256297A JP2266558A JP26655890A JPH03256297A JP H03256297 A JPH03256297 A JP H03256297A JP 2266558 A JP2266558 A JP 2266558A JP 26655890 A JP26655890 A JP 26655890A JP H03256297 A JPH03256297 A JP H03256297A
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- 238000000034 method Methods 0.000 title claims description 15
- 238000012360 testing method Methods 0.000 claims description 21
- 238000012986 modification Methods 0.000 claims description 3
- 230000004048 modification Effects 0.000 claims description 3
- 230000000644 propagated effect Effects 0.000 claims description 3
- 238000013144 data compression Methods 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 239000000523 sample Substances 0.000 description 5
- LFVLUOAHQIVABZ-UHFFFAOYSA-N Iodofenphos Chemical compound COP(=S)(OC)OC1=CC(Cl)=C(I)C=C1Cl LFVLUOAHQIVABZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/38—Digital stores in which the information is moved stepwise, e.g. shift registers two-dimensional, e.g. horizontal and vertical shift registers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/27—Built-in tests
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、集積回路の格子構造、特にクロスチェック格
子構造として説明されている種類の格子構造から収集さ
れたデータを圧縮するために使用する線形フィードバッ
クシフトレジスタ（ＬＦＳＲ）からデータを読み取る方
法に関し、特に、そのような格子に接続されるときの付
加回路をできる限り少なく抑えた上で、ＬＦＳＲを従来
のシフトレジスタとして動作させる方法に関する。
子構造として説明されている種類の格子構造から収集さ
れたデータを圧縮するために使用する線形フィードバッ
クシフトレジスタ（ＬＦＳＲ）からデータを読み取る方
法に関し、特に、そのような格子に接続されるときの付
加回路をできる限り少なく抑えた上で、ＬＦＳＲを従来
のシフトレジスタとして動作させる方法に関する。
［従来の技術及び発明が解決しようとする問題点１
クロスチェック格子構造は、超大規模集積（ＶＬＳ■）
回路に埋設されて、その集積回路の保全性を試験するた
めに診断と関連して使用される所有診断構造である。こ
こでいうクロスチェック格子構造とは、特に、ｖｌ、Ｓ
１集積回路にあって、複数のプローブ線と、複数のセン
ス線とから成るマトリクスであり、それらのプローブ線
とセンス線は、プローブ線によって制御されるスイッチ
により瓦いに接続されている。このマトリクスは、スイ
ッチにより集積回路内の無作為に指定された箇所で、所
定のセンス線に印加される信号を監視するために使用さ
れるもので、ノート、すなわち、センス線とプローブ線
との交点には、診断情報は記憶されていない。集積回路
を試験するクロスチェック格子はきわめて大量のデータ
を発生する。このデータを処理する方法の１つによれば
、データにより生成されたパターンからｔつのサインを
発生し、そのサインを読み取って、既にわかっている良
質のＩＣのテンプレートサインとの比較により故障の有
無を知る。これは、Ｔｕｓｈａｒ Ｇｔ＋ｃｃｗａｌａ
の名称ｌ ＧＲＩＤ □ ｒｌ八へＥＤ、
ＣＲＯ３Ｓ −５ＩＩＥＣＫＩＴＥＳＴＳＴＲＵＣＴ
ＵＲＥ ＦＯＲＴＥＳＴＩＮＧ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴＳｊ ニｃＪニル米国特許第４．７
／１９．９４７号に記載されている。この特許は参考と
して本出願にも取り入れられており目つその一部を成す
。第１図は、Ｇｈｃｃｗａｌｎの特許から取った図であ
り、線形フードバックシフＩ・レンスタ（１、ＦＳＲ）
２８をどのように使用するかを示す。
回路に埋設されて、その集積回路の保全性を試験するた
めに診断と関連して使用される所有診断構造である。こ
こでいうクロスチェック格子構造とは、特に、ｖｌ、Ｓ
１集積回路にあって、複数のプローブ線と、複数のセン
ス線とから成るマトリクスであり、それらのプローブ線
とセンス線は、プローブ線によって制御されるスイッチ
により瓦いに接続されている。このマトリクスは、スイ
ッチにより集積回路内の無作為に指定された箇所で、所
定のセンス線に印加される信号を監視するために使用さ
れるもので、ノート、すなわち、センス線とプローブ線
との交点には、診断情報は記憶されていない。集積回路
を試験するクロスチェック格子はきわめて大量のデータ
を発生する。このデータを処理する方法の１つによれば
、データにより生成されたパターンからｔつのサインを
発生し、そのサインを読み取って、既にわかっている良
質のＩＣのテンプレートサインとの比較により故障の有
無を知る。これは、Ｔｕｓｈａｒ Ｇｔ＋ｃｃｗａｌａ
の名称ｌ ＧＲＩＤ □ ｒｌ八へＥＤ、
ＣＲＯ３Ｓ −５ＩＩＥＣＫＩＴＥＳＴＳＴＲＵＣＴ
ＵＲＥ ＦＯＲＴＥＳＴＩＮＧ ＩＮＴＥＧＲＡＴＥＤ
ＣＩＲＣＵＩＴＳｊ ニｃＪニル米国特許第４．７
／１９．９４７号に記載されている。この特許は参考と
して本出願にも取り入れられており目つその一部を成す
。第１図は、Ｇｈｃｃｗａｌｎの特許から取った図であ
り、線形フードバックシフＩ・レンスタ（１、ＦＳＲ）
２８をどのように使用するかを示す。
また、ＬＦＳＲ２８を従来のシフトレジスタに変換する
ために使用される直並列制御装置２９も示されている。
ために使用される直並列制御装置２９も示されている。
試験モードにある間は、ＬＰＳＲ２８は並列入力モドで
動作し、クロスチェック格子、すなわちマトリクスのセ
ンス線Ｓ１からＳＮからのデータを入力している。試験
が完了した後、ＬＦＳＲ２８は、直並列制御装置２９か
らの制御信号によって直列動作モードに切り変わる。そ
こで、サインはデータ出力端子３２まで直列にシフトア
ウトされることになる。
動作し、クロスチェック格子、すなわちマトリクスのセ
ンス線Ｓ１からＳＮからのデータを入力している。試験
が完了した後、ＬＦＳＲ２８は、直並列制御装置２９か
らの制御信号によって直列動作モードに切り変わる。そ
こで、サインはデータ出力端子３２まで直列にシフトア
ウトされることになる。
直並列動作を制御するために必要な論理構造を設けると
、この種の回路には相当なオーバヘットが加わる。要求
されるのは、この種のシフトレジスタを構造上のオーバ
ヘットをそれほど多くせずに動作させる方法である。
、この種の回路には相当なオーバヘットが加わる。要求
されるのは、この種のシフトレジスタを構造上のオーバ
ヘットをそれほど多くせずに動作させる方法である。
本発明に関連する背景情報を提供する刊行物は次の通り
である。
である。
１−８Ｒ４４：４旧ｔ ５ｈｉｆｔ Ｒｅ５ｉｓｔｃｒ
、５ｙｎｃｈｒｏｎｏｕｓＰａｒａｌｌｅ１． Ｌｏ
ａｄｌ、 ＬＳＩ ＣｏＩｎｐａｃｔｃｄ Ａｒ
ｒａｙ Ｄａｔａ Ｂｏ。
、５ｙｎｃｈｒｏｎｏｕｓＰａｒａｌｌｅ１． Ｌｏ
ａｄｌ、 ＬＳＩ ＣｏＩｎｐａｃｔｃｄ Ａｒ
ｒａｙ Ｄａｔａ Ｂｏ。
秋 １３〜１７７ページ、 ＬＳＩ １．ｏｇｉｃｃ６
ｒｐ、刊（１９８６年）。このデータノートは、直列動
作と並列動作との間で変換を行うためにマルチプレクサ
（ＭＩＸ） を採用しているシフトレジスタ用Ｖ１．
ＳＩ回路の概略回路網図を示す。これは、本出願の第１
図（従来の技術）に対応している。
ｒｐ、刊（１９８６年）。このデータノートは、直列動
作と並列動作との間で変換を行うためにマルチプレクサ
（ＭＩＸ） を採用しているシフトレジスタ用Ｖ１．
ＳＩ回路の概略回路網図を示す。これは、本出願の第１
図（従来の技術）に対応している。
ＭｃＣＩ ｕｓｋｃｙ著 「Ｂｕｉｌｔ −Ｉｎ ５ｅ
ｌｆ−Ｔｅ５ｔ Ｔｃｃｈｎｉｑｕｃｓｊ、 ＴＥＥＥ
Ｄｃｓｉｇｎ ＆ Ｔｃ５ｔ ｏｆ Ｃｏａ＋ｐｕｔ
ｃｒｓ、 ２１〜２８ページ（１９８５年４月刊）。パ
ターン生成及び応答のｋめに線形フィードバックシフト
レジスタ る。その第５図は、並列シグナチュアアナライザとして
構成されたＬＦＳＲを示す。
ｌｆ−Ｔｅ５ｔ Ｔｃｃｈｎｉｑｕｃｓｊ、 ＴＥＥＥ
Ｄｃｓｉｇｎ ＆ Ｔｃ５ｔ ｏｆ Ｃｏａ＋ｐｕｔ
ｃｒｓ、 ２１〜２８ページ（１９８５年４月刊）。パ
ターン生成及び応答のｋめに線形フィードバックシフト
レジスタ る。その第５図は、並列シグナチュアアナライザとして
構成されたＬＦＳＲを示す。
Ｓａｖｉｒ 著 １ ｒ’ｒｏｂａｂｉｌｉｓｔ
ｊｃ Ｔｅｓｔ Ｊ， ロｕｉｌｔ−ＩｎＴｅｓ
ｔ−Ｃｏｎｃｃｐｔｓ ａｎｄ Ｔｃｃｈｎｊ．ｑｕｃ
ｓＪ． ５ ７ − ７ ９ベジ。線形フィードバック
シフトレジスタを使用する様々な無作為・組込み試験方
式を説明している研究であり、誤りマスキングや故障マ
スキングの問題と、評価手段の面に取組んたものである
。
ｊｃ Ｔｅｓｔ Ｊ， ロｕｉｌｔ−ＩｎＴｅｓ
ｔ−Ｃｏｎｃｃｐｔｓ ａｎｄ Ｔｃｃｈｎｊ．ｑｕｃ
ｓＪ． ５ ７ − ７ ９ベジ。線形フィードバック
シフトレジスタを使用する様々な無作為・組込み試験方
式を説明している研究であり、誤りマスキングや故障マ
スキングの問題と、評価手段の面に取組んたものである
。
ＭｃＣ１ｕｓｋｃｙ著Ｉ ＩｎｐＩＩｔ Ｔｅｓｔ Ｓ
ｔｉｍｕｌｕｓ ＧｃｎｃｒａｔｉｏｎＪ，Ｉ３ｕｉｌ
ｔ−１ｎ Ｔｅｓｔ−ＣｏｎｃＣｐｔｓ ａｎｄ Ｔｃ
ｃｈｎｉｑｕｃｓ。
ｔｉｍｕｌｕｓ ＧｃｎｃｒａｔｉｏｎＪ，Ｉ３ｕｉｌ
ｔ−１ｎ Ｔｅｓｔ−ＣｏｎｃＣｐｔｓ ａｎｄ Ｔｃ
ｃｈｎｉｑｕｃｓ。
３７〜５６ページ。徹底した試験方法に関するもう１つ
の研究文献である。
の研究文献である。
Ｇｌｏｓｔｅｒ他著ｒ Ｉｌｏｕｎｄａｒｙ Ｓｃａｎ
ｗｉｔｈ Ｂｕｉｌｔ−Ｔ。
ｗｉｔｈ Ｂｕｉｌｔ−Ｔ。
Ｓｃｌｆ−ＴｃｓｔＪ．ＴＥＥＥ Ｄｃｓｏｇｎ ＆
Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｃｒｓ。
Ｔｅｓｔ ｏｆ Ｃｏｍｐｕｔｃｒｓ。
３６〜４４ページ（１９８９年２月刊）。ＣＡＲ及びｌ
，ＦＳＲ の原理を利用する組込み自己試験を件う境
界走査方式を説明している。
，ＦＳＲ の原理を利用する組込み自己試験を件う境
界走査方式を説明している。
Ｌｃｌｌｌａｎｃ −ｆ！ Ｉ−ＬＯＣＳＴ：
＾ ｒｌｕｉｌＬ−Ｉｎ Ｓｃｌｆ−ＴｅｓｔＴ
ｃｃｌ＋ｎｉｑｕｃＪ， ＩＥＥＥ Ｄｅｓｉｇ
ｎ ＆ Ｔ Ｃｓｔ ｏｆ Ｃｏｍｐｕｔ Ｃ
ｒｓ。
＾ ｒｌｕｉｌＬ−Ｉｎ Ｓｃｌｆ−ＴｅｓｔＴ
ｃｃｌ＋ｎｉｑｕｃＪ， ＩＥＥＥ Ｄｅｓｉｇ
ｎ ＆ Ｔ Ｃｓｔ ｏｆ Ｃｏｍｐｕｔ Ｃ
ｒｓ。
４５〜５２ページ（１９８４年（１月刊）。入力端にマ
ルチプレクサを１つ有する線形フィードバックシフトレ
ジスタが記載されている（その第３図を参照）。
ルチプレクサを１つ有する線形フィードバックシフトレ
ジスタが記載されている（その第３図を参照）。
Ｅ問題点を解決するための手段」
本発明によれば、クロスチェックマトリクスと関連させ
たときに、並列入力端子ことに設けられる入力マルチプ
レクサを省略できるように、多重入力線形フィードバッ
クシフトレジスタを従来のンフトレンスタと（７て動作
させる方法が提供される。クロスチェック試験マトリク
スのセンス線を介して結合する線形フィートバックシフ
トレジスタは、並列入力線をゼロ論理レベルに維持しな
がら直列データ入力端子に直列データを入力することに
より、直列シフトレジスタとして動作される。さらに、
本発明によれば、並列入力線のイネーブルに先立って、
ゼロ論理レベルの直列データ（セロデータ）かシフトレ
ジスタを介して直列に入力される。この方法は、データ
を直列にシフトアウトｒるために必要な論理構造の数を
著しく減少させる。
たときに、並列入力端子ことに設けられる入力マルチプ
レクサを省略できるように、多重入力線形フィードバッ
クシフトレジスタを従来のンフトレンスタと（７て動作
させる方法が提供される。クロスチェック試験マトリク
スのセンス線を介して結合する線形フィートバックシフ
トレジスタは、並列入力線をゼロ論理レベルに維持しな
がら直列データ入力端子に直列データを入力することに
より、直列シフトレジスタとして動作される。さらに、
本発明によれば、並列入力線のイネーブルに先立って、
ゼロ論理レベルの直列データ（セロデータ）かシフトレ
ジスタを介して直列に入力される。この方法は、データ
を直列にシフトアウトｒるために必要な論理構造の数を
著しく減少させる。
本発明は、添付の図面と関連して以下の詳細な説明を参
照することにより、さらに良く理解されるであろう。
照することにより、さらに良く理解されるであろう。
［実施例］
第１図については既に説明した。
第２図は、クロスチェックマトリクスと関連して、並列
ロードＬＦＳＲを直列シフトレジスタに変換する従来の
方法に従って動作する従来のＬＦＳＲ２８を示す。クロ
スチェックマトリクスは、山力として、センス線１２，
１４，１６．１８により表わすような複数のセンス線の
信号を使用する。協動する複数の７リツプフロツプ２１
は１つのンフトレジスタを形成する。このＬＰＳＲ回路
２８の各フリップフロップ２１の入力端には、２入力マ
ルチブレクサ２０が配置されている。直並列制御装置２
９から信号線１２９を介して供給される入力の制御の下
に、各マルチプレクサ２０は、レジスタ２８の先行する
段からの信号線１２０を介した直列入力か、又はセンス
線１２．１４，１６．１８を介してクロスチェックマト
リクスから得られる信号線１２２の並列入力のいずれか
を選択する。
ロードＬＦＳＲを直列シフトレジスタに変換する従来の
方法に従って動作する従来のＬＦＳＲ２８を示す。クロ
スチェックマトリクスは、山力として、センス線１２，
１４，１６．１８により表わすような複数のセンス線の
信号を使用する。協動する複数の７リツプフロツプ２１
は１つのンフトレジスタを形成する。このＬＰＳＲ回路
２８の各フリップフロップ２１の入力端には、２入力マ
ルチブレクサ２０が配置されている。直並列制御装置２
９から信号線１２９を介して供給される入力の制御の下
に、各マルチプレクサ２０は、レジスタ２８の先行する
段からの信号線１２０を介した直列入力か、又はセンス
線１２．１４，１６．１８を介してクロスチェックマト
リクスから得られる信号線１２２の並列入力のいずれか
を選択する。
「試験」モート、ずなわちデータ圧縮モー１・において
は、ＬＦＳＲ ２ ８を並列入力ＬＦＳＲ として
１１６０ 成する。この場合、マｉ・リクスからのデータ（センス
線１２，１．４，１６．１８のデータ）は、排他的ＯＲ
ゲート２２により、ビットレジスタタ２１に既に入って
いデータと結合される。詳細にいえば、信号線１２９を
介１−で直並列制御装置２９の制御を受けながら、マル
チプレクサ２０はこのデータをフリップフロップビット
レジスタ２１へ導き、そこで、データはクロック３（）
の制御の下に個々のレジスタ２１ヘクーコツクされる。
は、ＬＦＳＲ ２ ８を並列入力ＬＦＳＲ として
１１６０ 成する。この場合、マｉ・リクスからのデータ（センス
線１２，１．４，１６．１８のデータ）は、排他的ＯＲ
ゲート２２により、ビットレジスタタ２１に既に入って
いデータと結合される。詳細にいえば、信号線１２９を
介１−で直並列制御装置２９の制御を受けながら、マル
チプレクサ２０はこのデータをフリップフロップビット
レジスタ２１へ導き、そこで、データはクロック３（）
の制御の下に個々のレジスタ２１ヘクーコツクされる。
Ｌ Ｆ Ｓ Ｒ構造を完成するために、排他的ＯＲゲー
ト２３はフィードバック線１２３への結合を行わせる。
ト２３はフィードバック線１２３への結合を行わせる。
１−シフ（・」モード、すなわち直列モー ドにおいて
は、マルチプレクサ２０はデータをデータ入力端子３１
から個々のビットレジスタを介してデータ出力端子３２
へ伝搬させる。
は、マルチプレクサ２０はデータをデータ入力端子３１
から個々のビットレジスタを介してデータ出力端子３２
へ伝搬させる。
第３図を参照して説明すると、本発明によれば、クロス
チェック試験７トリクスのセンス線１２゜１４．１．６
．１８を介して結合する線形フィードバックシフトレジ
スタ２８′は並列入力線をゼロ論理レベルに維持しつつ
、直列データ入力端子３１のデータを直列に入力するこ
とにより、直列シフトレジスタとして動作する。この動
作方式を採用したため、第２図に示す秤類のフリップフ
ロップビットレジスタ２１の間にそれぞれマルチプレク
サ２０を設ける必要はない。直列データの入力中は、マ
トリクスのセンス線を有効にディスエーブルする。さら
に、本発明によれば、並列入力のイネーブルに先立って
、ゼロレベルの直列データ（ヌルデータ）をシフトレジ
スタを介して直列に入力する。マトリクスデータの入力
中には、直列データ入力線をディスエーブルする。
チェック試験７トリクスのセンス線１２゜１４．１．６
．１８を介して結合する線形フィードバックシフトレジ
スタ２８′は並列入力線をゼロ論理レベルに維持しつつ
、直列データ入力端子３１のデータを直列に入力するこ
とにより、直列シフトレジスタとして動作する。この動
作方式を採用したため、第２図に示す秤類のフリップフ
ロップビットレジスタ２１の間にそれぞれマルチプレク
サ２０を設ける必要はない。直列データの入力中は、マ
トリクスのセンス線を有効にディスエーブルする。さら
に、本発明によれば、並列入力のイネーブルに先立って
、ゼロレベルの直列データ（ヌルデータ）をシフトレジ
スタを介して直列に入力する。マトリクスデータの入力
中には、直列データ入力線をディスエーブルする。
ヌルデータは直列入力線にクロックされるか、又は並列
入力線からクロックされるかのいずれかである。この方
式を支援する構造はデータ入力端子３１の側に唯一っの
マルチプレクサ２４を必要とするだけであり、そこで、
全てのフィードバックはフィードバック線１２３から発
することになり、各ヒツトレジスタ２１の入力端には排
他的ＯＲゲト２２が設けられ、それぞれの排他的ＯＲゲ
ト２２のマトリクスデータ入力端子１２４は制御目在に
それをゼロ論理レベルにさせている。この状態では、各
排他的ＯＲゲート２２は直列データ信号を変更せずに通
過させる。入力をマルチブレキシングするのではなく、
マトリクスからの入力をゼロ論理レベルに接続するので
ある。クロック３０によりクロックされると、各ビット
レンスタ２１はその内容を次に続くビットレジスタ２１
を介して変更せずにデータ出力端子３２まで直列に伝搬
する。ビットレジスタ２１を直列にロードすることが望
まれる場合には、直列データを通過させるために、入力
マルチプレクサ２４をイネーブルする。
入力線からクロックされるかのいずれかである。この方
式を支援する構造はデータ入力端子３１の側に唯一っの
マルチプレクサ２４を必要とするだけであり、そこで、
全てのフィードバックはフィードバック線１２３から発
することになり、各ヒツトレジスタ２１の入力端には排
他的ＯＲゲト２２が設けられ、それぞれの排他的ＯＲゲ
ト２２のマトリクスデータ入力端子１２４は制御目在に
それをゼロ論理レベルにさせている。この状態では、各
排他的ＯＲゲート２２は直列データ信号を変更せずに通
過させる。入力をマルチブレキシングするのではなく、
マトリクスからの入力をゼロ論理レベルに接続するので
ある。クロック３０によりクロックされると、各ビット
レンスタ２１はその内容を次に続くビットレジスタ２１
を介して変更せずにデータ出力端子３２まで直列に伝搬
する。ビットレジスタ２１を直列にロードすることが望
まれる場合には、直列データを通過させるために、入力
マルチプレクサ２４をイネーブルする。
並列入力線をゼロ論理値にさせるためにクロスチェック
と共に使用できる方法はいくつかある。
と共に使用できる方法はいくつかある。
第１の方法では、ｔつのプリチャージ制御線３３によっ
て複数のプリチャージトランジスタ３４を介してセンス
線１２，１４，１ｆ３，１８を駆動しても良い。クロス
チェック試験構造から直接利用できる別の方法によれば
、格子構造のうち、部品試験のために使用されない既存
のプローブ線を使用し−Ｃ１そのプローブ線が接続して
いるり臼スチェック試験ポイントの行を論理ゼロレベル
にする。
て複数のプリチャージトランジスタ３４を介してセンス
線１２，１４，１ｆ３，１８を駆動しても良い。クロス
チェック試験構造から直接利用できる別の方法によれば
、格子構造のうち、部品試験のために使用されない既存
のプローブ線を使用し−Ｃ１そのプローブ線が接続して
いるり臼スチェック試験ポイントの行を論理ゼロレベル
にする。
場合によっては、並列データを後に変更なしで直列デー
タにシフトするために、並列データをサインに圧縮せず
にレジスタにロードすることが有用であろう。これは、
排他的ＯＲゲートの一方の入力をゼロにセットするとい
う上述の方法に類似する方法により実行可能である。し
かしながら、この場合、先行するレジスタから来る入力
である各排他的ＯＲゲートの第２の入力をゼロにセット
しなければならない。これは、直列データ入力端子３１
を介してビットレジスタ２１にゼロ論理値をロードし、
このデータを先に説明した方法に従って、ＬＦＳＲが完
全にゼロをロートされ終わるまで・ビットレジスタ２１
を介して直列にシフトしてゆくことによって実行される
。試験データが並列入力線に導入された場合には、この
データは次のクロックパルスで変更なしにＬＦＳＲにロ
ードされる。
タにシフトするために、並列データをサインに圧縮せず
にレジスタにロードすることが有用であろう。これは、
排他的ＯＲゲートの一方の入力をゼロにセットするとい
う上述の方法に類似する方法により実行可能である。し
かしながら、この場合、先行するレジスタから来る入力
である各排他的ＯＲゲートの第２の入力をゼロにセット
しなければならない。これは、直列データ入力端子３１
を介してビットレジスタ２１にゼロ論理値をロードし、
このデータを先に説明した方法に従って、ＬＦＳＲが完
全にゼロをロートされ終わるまで・ビットレジスタ２１
を介して直列にシフトしてゆくことによって実行される
。試験データが並列入力線に導入された場合には、この
データは次のクロックパルスで変更なしにＬＦＳＲにロ
ードされる。
並列入力線を再びゼロにさせ、レジスタをクロックすれ
ば、このデータは変更なしに出力端子まで３ ４ 転送される。
ば、このデータは変更なしに出力端子まで３ ４ 転送される。
以上、特定の実施例に関連して本発明を説明したが、他
の実施例は当業者には明白であろう。従って、特許請求
の範囲中の指示を除いて、本発明は限定されるものでは
ない。
の実施例は当業者には明白であろう。従って、特許請求
の範囲中の指示を除いて、本発明は限定されるものでは
ない。
第１図は、変形を含まないＬＦＳＲがクロスチエックマ
トリクスでどのように使用されるかを示す従来のクロス
チェック格子構造の回路図、及び第２図は、第１図の構
造で採用される従来の典型的なＬＦＳＲの回路図、 第３図は、本発明の方法に従って動作する■、ＦＳＲを
示す回路図である。 １２．１４．１６．１８・・・・センス線、・・２１・
・・・フリップフロップビットレジスタ、２２．２３・
・・・排他的ＯＲゲート、２４・・・・・マルチプレク
サ、２８′・・・・線形フィトバックシフトレジスタ、
２９・・・・直並列制御装置、３０・・・・クロック、
３１・・・・データ入力端子、３２・・・・データ出力
端子、３３・・・・プリチャージ制御線、３４・・・・
プリチャージトランジスタ。 特許用願人 クロスチェック・チクノロシイ・インコデッド 手 続 補 正 書 （方式） ％式％ ｌ、事件の表示 千成２年 特許願 第 ２６６’５５８号 ２、発明の名称 補正をする者 事件との関係
トリクスでどのように使用されるかを示す従来のクロス
チェック格子構造の回路図、及び第２図は、第１図の構
造で採用される従来の典型的なＬＦＳＲの回路図、 第３図は、本発明の方法に従って動作する■、ＦＳＲを
示す回路図である。 １２．１４．１６．１８・・・・センス線、・・２１・
・・・フリップフロップビットレジスタ、２２．２３・
・・・排他的ＯＲゲート、２４・・・・・マルチプレク
サ、２８′・・・・線形フィトバックシフトレジスタ、
２９・・・・直並列制御装置、３０・・・・クロック、
３１・・・・データ入力端子、３２・・・・データ出力
端子、３３・・・・プリチャージ制御線、３４・・・・
プリチャージトランジスタ。 特許用願人 クロスチェック・チクノロシイ・インコデッド 手 続 補 正 書 （方式） ％式％ ｌ、事件の表示 千成２年 特許願 第 ２６６’５５８号 ２、発明の名称 補正をする者 事件との関係
Claims (2)
- （１）データを出力端子へ直列に伝搬すると共に、フィ
ードバックとして第１のビットレジスタに向かって伝搬
する複数の直列に結合したビットレジスタから成るアレ
イにデジタル２進データを並列に供給するように結合さ
れる複数のセンス線を有するクロスチェック試験構造に
おいて、複数の並列の入力線をもつ線形フィードバック
シフトレジスタとして構成された前記ビットレジスタを
直列シフトレジスタとして動作させる方法であって、第
１の入力端子におけるフィードバック信号として、少な
くとも１つのビットレジスタの出力端子からのデータを
受信し、第２の入力端子における直列入力データとして
は、入力端子から導かれた直列データを受信し、且つ第
１の２入力排他的ＯＲゲートの第１の端子に直列データ
を供給するよう結合される単一の２入力マルチプレクサ
のみを設ける過程と； センス線ごとに１つの段として： 第１の端子では前段からの直列データを受信し、第２の
端子では試験構造のセンス線からの並列データを受信す
るように結合される第１の２入力排他的ＯＲゲートと； 前記２入力排他的ＯＲゲートからの出力データを受信す
るように結合され且つ直列データを後段に供給するよう
に結合される１つのビットレジスタとをそれぞれ設ける
過程と： 前記単一の２入力マルチプレクサで、前記第２の入力端
子における直列入力データを受信することを選択する過
程と； 前記ビットレジスタのクロック時に、直列データが前記
ビットレジスタを介して変更されない形態で伝搬される
ように、前記センス線の全てを論理ゼロレベルに設定す
る過程とから成る方法。 - （２）データを出力端子へ変更なしに直列に伝搬すると
共に、フィードバックとしてデータ圧縮のためにデータ
を第１のビットレジスタに向かって伝搬する一連のビッ
トレジスタを採用するクロスチェック試験構造において
、直列フィードバックシフトレジスタモードと、並列入
力モードで動作することができる線形フィードバックシ
フトレジスタ手段であって、第１の入力端子におけるフ
ィードバック信号として、少なくとも１つのビットレジ
スタの出力端子からのデータを受信し、第２の入力端子
における直列入力データとしては、入力端子から導かれ
たデータを受信し、且つ第１の２入力排他的ＯＲゲート
の第１の端子に直列データを供給するように結合される
単一の２入力マルチプレクサと； センス線ごとの１つの段としての、 第１の端子では前段からの直列データを受信し、第２の
端子では試験構造のセンス線からの並列データを受信す
るように結合される２入力排他的ＯＲゲートと： 前記２入力排他的ＯＲゲートからの出力データを受信す
るように結合され且つ直列データを後段に供給するよう
に結合される１つのビットレジスタと； 直列データが前記ビットレジスタを介して変更されない
形態で伝搬されるように、前記センス線の全てを論理ゼ
ロレベルに設定する手段とを具備する線形フィードバッ
クシフトレジスタ手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/482,458 US4975640A (en) | 1990-02-20 | 1990-02-20 | Method for operating a linear feedback shift register as a serial shift register with a crosscheck grid structure |
| US482458 | 1990-02-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03256297A true JPH03256297A (ja) | 1991-11-14 |
Family
ID=23916158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2266558A Pending JPH03256297A (ja) | 1990-02-20 | 1990-10-05 | 線形フイードバツクシフトレジスタをクロスチエツク格子構造を伴なつて直列シフトレジスタとして動作させる方法および装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4975640A (ja) |
| EP (1) | EP0443081A3 (ja) |
| JP (1) | JPH03256297A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101145485B1 (ko) * | 2011-01-03 | 2012-05-15 | 현대중공업 주식회사 | 풍력발전기용 크로우바 회로 |
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1990
- 1990-02-20 US US07/482,458 patent/US4975640A/en not_active Expired - Fee Related
- 1990-08-31 EP EP19900116748 patent/EP0443081A3/en not_active Withdrawn
- 1990-10-05 JP JP2266558A patent/JPH03256297A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0443081A3 (en) | 1992-07-08 |
| US4975640A (en) | 1990-12-04 |
| EP0443081A2 (en) | 1991-08-28 |
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