JPH0651028A - テスト・パターン発生装置 - Google Patents
テスト・パターン発生装置Info
- Publication number
- JPH0651028A JPH0651028A JP5093124A JP9312493A JPH0651028A JP H0651028 A JPH0651028 A JP H0651028A JP 5093124 A JP5093124 A JP 5093124A JP 9312493 A JP9312493 A JP 9312493A JP H0651028 A JPH0651028 A JP H0651028A
- Authority
- JP
- Japan
- Prior art keywords
- output
- probability
- logic circuit
- pattern generator
- digit signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/31813—Test pattern generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318385—Random or pseudo-random test pattern
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/581—Generating an LFSR sequence, e.g. an m-sequence; sequence may be generated without LFSR, e.g. using Galois Field arithmetic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 多数の異なった重み付けランダム・テスト・
パターンを選択的に発生するテスト・パターン発生装置
を提供する。 【構成】 ランダム・パターン発生器１０とシフト・レ
ジスタを有する。ランダム・パターン発生器の出力は、
シフト・レジスタへ入力され、格納されるディジット列
を発生する。各ディジットは、第１値を持つ確率を有す
る。シフト・レジスタは、格納されるディジットより成
るテスト・パターンを出力する複数の出力１６と、一連
のラッチ２０と、少なくとも１つの第１論理回路２８と
を有する。論理回路は、ランダム・パターン発生器１０
の出力を第１ラッチ２０の入力に接続し、またはラッチ
の出力を次段のラッチの入力に接続し、第１ステートに
おいて、ランダム・パターン発生器の出力確率に依存し
ない出力確率を有し、第２ステートにおいて、ランダム
・パターン発生器の出力確率に依存する出力確率を有す
る。
パターンを選択的に発生するテスト・パターン発生装置
を提供する。 【構成】 ランダム・パターン発生器１０とシフト・レ
ジスタを有する。ランダム・パターン発生器の出力は、
シフト・レジスタへ入力され、格納されるディジット列
を発生する。各ディジットは、第１値を持つ確率を有す
る。シフト・レジスタは、格納されるディジットより成
るテスト・パターンを出力する複数の出力１６と、一連
のラッチ２０と、少なくとも１つの第１論理回路２８と
を有する。論理回路は、ランダム・パターン発生器１０
の出力を第１ラッチ２０の入力に接続し、またはラッチ
の出力を次段のラッチの入力に接続し、第１ステートに
おいて、ランダム・パターン発生器の出力確率に依存し
ない出力確率を有し、第２ステートにおいて、ランダム
・パターン発生器の出力確率に依存する出力確率を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、論理回路用のテスト・
パターン発生装置に関する。
パターン発生装置に関する。
【０００２】
【従来の技術】データ処理装置や他の装置のための論理
回路は、代表的に、ＡＮＤゲート、ＯＲゲート、ＮＡＮ
Ｄゲート、ＮＯＲゲート、ＮＯＴゲート、ＸＯＲゲート
等の相互接続された論理ゲートの回路網によって構成さ
れている。ゲートの回路網は、ディジットを受け取る多
数の入力を有し、ディジットを出力する多数の出力を有
する。論理回路は、回路網の入力に与えられる１つ以上
の入力ディジット・パターンの組の各入力ディジット・
パターンに対して、予め定められた対応する出力ディジ
ット・パターンが、回路網の出力に発生するように、構
成されている。
回路は、代表的に、ＡＮＤゲート、ＯＲゲート、ＮＡＮ
Ｄゲート、ＮＯＲゲート、ＮＯＴゲート、ＸＯＲゲート
等の相互接続された論理ゲートの回路網によって構成さ
れている。ゲートの回路網は、ディジットを受け取る多
数の入力を有し、ディジットを出力する多数の出力を有
する。論理回路は、回路網の入力に与えられる１つ以上
の入力ディジット・パターンの組の各入力ディジット・
パターンに対して、予め定められた対応する出力ディジ
ット・パターンが、回路網の出力に発生するように、構
成されている。
【０００３】論理回路に障害または欠陥が存在すれば、
回路網の入力に与えられる１つ以上の入力ディジット・
パターンに対して、回路網の出力に発生される出力ディ
ジット・パターンは、予め定められた予期される出力デ
ィジット・パターンとは異なる。
回路網の入力に与えられる１つ以上の入力ディジット・
パターンに対して、回路網の出力に発生される出力ディ
ジット・パターンは、予め定められた予期される出力デ
ィジット・パターンとは異なる。
【０００４】論理回路内の障害をテストするための１つ
の方法は、論理回路網の入力に可能な各入力ディジット
・パターンを与えて、実際の出力ディジット・パターン
と予期される出力ディジット・パターンとを比較するこ
とである。小数の可能な入力ディジット・パターンに対
しては、予期される出力ディジット・パターンを格納す
るコストと、この確定的テストを行うコストとは、妥当
である。しかしながら、多数の可能な入力ディジット・
パターンに対しては、このような確定的テストのコスト
はかなり高くなる。
の方法は、論理回路網の入力に可能な各入力ディジット
・パターンを与えて、実際の出力ディジット・パターン
と予期される出力ディジット・パターンとを比較するこ
とである。小数の可能な入力ディジット・パターンに対
しては、予期される出力ディジット・パターンを格納す
るコストと、この確定的テストを行うコストとは、妥当
である。しかしながら、多数の可能な入力ディジット・
パターンに対しては、このような確定的テストのコスト
はかなり高くなる。
【０００５】論理回路内の障害をテストする他の方法
は、論理回路網の入力にランダム入力ディジット・テス
ト・パターンを与えて、実際の出力ディジット・パター
ンと予期される出力ディジット・パターンとを比較する
ことである。論理回路が障害を含まない選ばれたレベル
の信頼性を達成するのに必要なランダム・テスト・パタ
ーンの数は、論理回路が構成される入力ディジット・パ
ターンの組に依存する。
は、論理回路網の入力にランダム入力ディジット・テス
ト・パターンを与えて、実際の出力ディジット・パター
ンと予期される出力ディジット・パターンとを比較する
ことである。論理回路が障害を含まない選ばれたレベル
の信頼性を達成するのに必要なランダム・テスト・パタ
ーンの数は、論理回路が構成される入力ディジット・パ
ターンの組に依存する。
【０００６】したがって、論理回路内の障害をテストす
るさらに他の方法は、論理回路網の入力に１つ以上の重
み付けランダム入力ディジット・テスト・パターンを与
えて、実際の出力ディジット・パターンと予期される出
力ディジット・パターンとを比較することである。重み
付けランダム入力ディジット・テスト・パターンには、
１つの値の発生の確率が１／Ｎとは異る少なくとも１つ
のディジットが存在する。Ｎはディジットの異なる可能
な値の数である。たとえば、Ｎ＝２の値の１つ（“１”
または“０”）を有するバイナリ・ディジットに対し
て、重み付け乱数入力ディジット・テスト・パターンで
は、“１”が発生する確率はＰ（１）＝Ｗ（１／２）で
あり、“０”が発生する確率はＰ＝１−Ｗ（１／２）で
ある。重みＷは１より大きい正数である。
るさらに他の方法は、論理回路網の入力に１つ以上の重
み付けランダム入力ディジット・テスト・パターンを与
えて、実際の出力ディジット・パターンと予期される出
力ディジット・パターンとを比較することである。重み
付けランダム入力ディジット・テスト・パターンには、
１つの値の発生の確率が１／Ｎとは異る少なくとも１つ
のディジットが存在する。Ｎはディジットの異なる可能
な値の数である。たとえば、Ｎ＝２の値の１つ（“１”
または“０”）を有するバイナリ・ディジットに対し
て、重み付け乱数入力ディジット・テスト・パターンで
は、“１”が発生する確率はＰ（１）＝Ｗ（１／２）で
あり、“０”が発生する確率はＰ＝１−Ｗ（１／２）で
ある。重みＷは１より大きい正数である。
【０００７】重みＷは、テスト・パターンにおいて、す
べてのディジットにわたって均一、または不均一にする
ことができる。重み付けランダム・テスト・パターン
は、論理回路が障害を含まない所望レベルの信頼性を、
有効にしかも低コストで達成するように選択される。重
み付けランダム・テストは、非重み付けランダム・テス
トと同じテスト効果を得るために、論理回路に与えられ
なければならないテスト・パターンの数をかなり少なく
することができる。
べてのディジットにわたって均一、または不均一にする
ことができる。重み付けランダム・テスト・パターン
は、論理回路が障害を含まない所望レベルの信頼性を、
有効にしかも低コストで達成するように選択される。重
み付けランダム・テストは、非重み付けランダム・テス
トと同じテスト効果を得るために、論理回路に与えられ
なければならないテスト・パターンの数をかなり少なく
することができる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、多数
の異なった重み付けランダム・テスト・パターン、特に
多数の異なった不均一な重み付けランダム・テスト・パ
ターンを選択的に発生するテスト・パターン発生装置を
提供することにある。
の異なった重み付けランダム・テスト・パターン、特に
多数の異なった不均一な重み付けランダム・テスト・パ
ターンを選択的に発生するテスト・パターン発生装置を
提供することにある。
【０００９】本発明の他の目的は、テスト対象論理回路
を内蔵する電子チップの微小エリア内に設けることがで
きる、多数の異なった重み付けランダム・テスト・パタ
ーンを選択的に発生するテスト・パターン発生装置を提
供することにある。
を内蔵する電子チップの微小エリア内に設けることがで
きる、多数の異なった重み付けランダム・テスト・パタ
ーンを選択的に発生するテスト・パターン発生装置を提
供することにある。
【００１０】本発明のさらに他の目的は、テスト対象論
理回路の性能に妨害または影響を与えない、多数の異な
った重み付けランダム・テスト・パターンを選択的に発
生するテスト・パターン発生装置を提供することにあ
る。
理回路の性能に妨害または影響を与えない、多数の異な
った重み付けランダム・テスト・パターンを選択的に発
生するテスト・パターン発生装置を提供することにあ
る。
【００１１】
【課題を解決するための手段】本発明によれば、テスト
・パターン発生装置は、出力に、ディジット信号列を発
生するランダム・パターン発生器を備えている。各ディ
ジット信号は、第１値を有する初期確率を持ち、この初
期確率は調整可能である。
・パターン発生装置は、出力に、ディジット信号列を発
生するランダム・パターン発生器を備えている。各ディ
ジット信号は、第１値を有する初期確率を持ち、この初
期確率は調整可能である。
【００１２】シフト・レジスタは、テスト・パターンの
複数のディジット信号を格納するために設けられ、ラン
ダム・パターン発生器の出力からディジット信号を受け
取るための入力を有し、格納されたディジット信号より
成るテスト・パターンを出力するための複数の出力を有
する。
複数のディジット信号を格納するために設けられ、ラン
ダム・パターン発生器の出力からディジット信号を受け
取るための入力を有し、格納されたディジット信号より
成るテスト・パターンを出力するための複数の出力を有
する。
【００１３】本発明によるテスト・パターン発生装置に
おいて、シフト・レジスタは、一連のラッチと少なくと
も第１論理回路を備える。一連のラッチの各ラッチは、
１つの入力と１つの出力とを有する。第１ラッチの入力
は、ランダム・パターン発生器の出力に接続される。各
ラッチの出力は、次段のラッチの入力に接続されてい
る。各ラッチは、テスト・パターンの１ディジット信号
を格納する。
おいて、シフト・レジスタは、一連のラッチと少なくと
も第１論理回路を備える。一連のラッチの各ラッチは、
１つの入力と１つの出力とを有する。第１ラッチの入力
は、ランダム・パターン発生器の出力に接続される。各
ラッチの出力は、次段のラッチの入力に接続されてい
る。各ラッチは、テスト・パターンの１ディジット信号
を格納する。
【００１４】第１論理回路は、ランダム・パターン発生
器の出力を第１ラッチの入力に接続し、またはラッチの
出力を次段のラッチの入力に接続する。論理回路は、第
１ステートおよび第２ステートと、第１ステートまたは
第２ステートのいずれかを選択するための制御入力とを
有する。論理回路は、ディジット信号列を出力するため
のデータ出力を有する。論理回路によって出力された各
ディジット信号は、論理回路が第１ステートであると
き、第１値を持つ第１出力確率を有する。第１出力確率
は、ランダム・パターン発生器によって発生される初期
確率に依存しない。論理回路によって出力された各ディ
ジット信号は、論理回路が第２ステートであるとき、第
１値を持つ第２出力確率を有する。第２出力確率は、ラ
ンダム・パターン発生器によって発生される初期確率に
依存する。
器の出力を第１ラッチの入力に接続し、またはラッチの
出力を次段のラッチの入力に接続する。論理回路は、第
１ステートおよび第２ステートと、第１ステートまたは
第２ステートのいずれかを選択するための制御入力とを
有する。論理回路は、ディジット信号列を出力するため
のデータ出力を有する。論理回路によって出力された各
ディジット信号は、論理回路が第１ステートであると
き、第１値を持つ第１出力確率を有する。第１出力確率
は、ランダム・パターン発生器によって発生される初期
確率に依存しない。論理回路によって出力された各ディ
ジット信号は、論理回路が第２ステートであるとき、第
１値を持つ第２出力確率を有する。第２出力確率は、ラ
ンダム・パターン発生器によって発生される初期確率に
依存する。
【００１５】ラッチは、たとえば、バイナリ電子ラッチ
であり、ラッチの各ディジット信号は、第１値および第
２値のうちの一方を有する。
であり、ラッチの各ディジット信号は、第１値および第
２値のうちの一方を有する。
【００１６】ディジット信号の第１値は、たとえば、１
を表す。ディジット信号の第２値は、たとえば、０を表
す。ランダム・パターン発生器によって発生される各デ
ィジット信号は、たとえば、１を表す確率Ｐ1 を有し、
０を表す確率Ｐ0 ＝１−Ｐ1を有する。
を表す。ディジット信号の第２値は、たとえば、０を表
す。ランダム・パターン発生器によって発生される各デ
ィジット信号は、たとえば、１を表す確率Ｐ1 を有し、
０を表す確率Ｐ0 ＝１−Ｐ1を有する。
【００１７】同様に、論理回路によって出力された各デ
ィジット信号は、論理回路が第１ステートのとき、１を
表す確率Ｒ1 を有し、０を表す確率Ｒ0 ＝１−Ｒ1 を有
する。論理回路によって出力された各ディジット信号
は、論理回路が第２ステートのとき、１を表す確率Ｑ1
を有し、０を表わす確率Ｑ0 ＝１−Ｑ1 を有する。
ィジット信号は、論理回路が第１ステートのとき、１を
表す確率Ｒ1 を有し、０を表す確率Ｒ0 ＝１−Ｒ1 を有
する。論理回路によって出力された各ディジット信号
は、論理回路が第２ステートのとき、１を表す確率Ｑ1
を有し、０を表わす確率Ｑ0 ＝１−Ｑ1 を有する。
【００１８】論理回路は、たとえば、ランダム・パター
ン発生器の出力またはラッチの出力に接続された第１入
力を持つ論理ＯＲゲートを備える。論理ＯＲゲートは、
制御ラインに接続された第２入力を有する。
ン発生器の出力またはラッチの出力に接続された第１入
力を持つ論理ＯＲゲートを備える。論理ＯＲゲートは、
制御ラインに接続された第２入力を有する。
【００１９】あるいはまた、論理回路は、ランダム・パ
ターン発生器の出力またはラッチの出力に接続された第
１入力を持つ論理ＡＮＤゲートを備える。論理ＡＮＤゲ
ートは、制御ラインに接続された第２入力を有する。
ターン発生器の出力またはラッチの出力に接続された第
１入力を持つ論理ＡＮＤゲートを備える。論理ＡＮＤゲ
ートは、制御ラインに接続された第２入力を有する。
【００２０】テスト・パターン発生装置において、各ラ
ッチは、論理回路の出力から、または前段のラッチの出
力からディジット信号を受け取るための入力を有する。
各ラッチは、テスト対象回路にディジット信号を出力す
るための出力を有している。
ッチは、論理回路の出力から、または前段のラッチの出
力からディジット信号を受け取るための入力を有する。
各ラッチは、テスト対象回路にディジット信号を出力す
るための出力を有している。
【００２１】テスト・パターン発生装置は、ラッチの出
力を次段のラッチの入力に接続するための第２論理回路
をさらに備える。第１論理回路は、シフト・レジスタ内
にランダム・パターン発生器と第２論理回路との間に配
置されている。
力を次段のラッチの入力に接続するための第２論理回路
をさらに備える。第１論理回路は、シフト・レジスタ内
にランダム・パターン発生器と第２論理回路との間に配
置されている。
【００２２】論理回路の出力確率がランダム・パターン
発生器の出力確率に依存しない第１ステートを有し、お
よび、論理回路の出力確率がランダム・パターン発生器
の出力確率に依存する第２ステートを有する、少なくと
も１つの論理回路を備えるテスト・パターン発生装置を
提供することによって、２つ以上の異なった均一なまた
は不均一な重み付けランダム・テスト・パターンを発生
することができる。同時に、テスト・パターン発生装置
は、テスト対象論理回路を内蔵する電子チップの微小エ
リアに設けられ、テスト対象論理回路の動作に干渉しな
い。
発生器の出力確率に依存しない第１ステートを有し、お
よび、論理回路の出力確率がランダム・パターン発生器
の出力確率に依存する第２ステートを有する、少なくと
も１つの論理回路を備えるテスト・パターン発生装置を
提供することによって、２つ以上の異なった均一なまた
は不均一な重み付けランダム・テスト・パターンを発生
することができる。同時に、テスト・パターン発生装置
は、テスト対象論理回路を内蔵する電子チップの微小エ
リアに設けられ、テスト対象論理回路の動作に干渉しな
い。
【００２３】
【実施例】図１に、本発明によるテスト・パターン発生
装置の一実施例のブロック図を示す。この装置は、ラン
ダム・パターン発生器の出力にディジット信号列を発生
させるために、ランダム・パターン発生器１０を備えて
いる。ディジット信号列中の各ディジット信号は、第１
値を持つ初期確率を有する。初期確率は調整可能であ
る。
装置の一実施例のブロック図を示す。この装置は、ラン
ダム・パターン発生器の出力にディジット信号列を発生
させるために、ランダム・パターン発生器１０を備えて
いる。ディジット信号列中の各ディジット信号は、第１
値を持つ初期確率を有する。初期確率は調整可能であ
る。
【００２４】望ましくは、各ディジット信号は、第１値
および第２値のうちの一方を有する。ディジット信号の
第１値は、たとえば１を表す。ディジット信号の第２値
は、たとえば０を表す。この場合、ランダム・パターン
発生器１０によって発生される各ディジット信号は、１
を表す確率Ｐ1 を有し、０を表す確率Ｐ0 ＝１−Ｐ1を
有する。確率Ｐ1 およびＰ0 は、調整可能である。
および第２値のうちの一方を有する。ディジット信号の
第１値は、たとえば１を表す。ディジット信号の第２値
は、たとえば０を表す。この場合、ランダム・パターン
発生器１０によって発生される各ディジット信号は、１
を表す確率Ｐ1 を有し、０を表す確率Ｐ0 ＝１−Ｐ1を
有する。確率Ｐ1 およびＰ0 は、調整可能である。
【００２５】テスト・パターン発生器は、さらにシフト
・レジスタ１２を備えている。シフト・レジスタ１２
は、テスト・パターンの複数のディジット信号を格納
し、ランダム・パターン発生器１０の出力からディジッ
ト信号を受け取るための入力１４を有し、格納されたデ
ィジット信号より成るテスト・パターンを出力するため
の複数の出力１６を有する。シフト・レジスタ１２から
出力されたテスト・パターン出力は、テスト対象論理回
路１８の入力に供給される。
・レジスタ１２を備えている。シフト・レジスタ１２
は、テスト・パターンの複数のディジット信号を格納
し、ランダム・パターン発生器１０の出力からディジッ
ト信号を受け取るための入力１４を有し、格納されたデ
ィジット信号より成るテスト・パターンを出力するため
の複数の出力１６を有する。シフト・レジスタ１２から
出力されたテスト・パターン出力は、テスト対象論理回
路１８の入力に供給される。
【００２６】図２に、本発明によるテスト・パターン発
生装置の一実施例の詳細なブロック図を示す。図２に示
すように、シフト・レジスタ１２は、一連のラッチ２０
を備えている。ここでは５つのラッチを示しているが、
このラッチの数は幾つでもよく、テスト・パターンの所
望のディジット数に関係する。各ラッチ２０は、入力２
２および出力２４とを有する。第１ラッチの入力は、ラ
ンダム・パターン発生器１０の出力２６に接続されてい
る。各ラッチ２０の出力２４は、次段のラッチの入力に
接続されている。各ラッチ２０は、テスト・パターンの
１ディジット信号を格納する。
生装置の一実施例の詳細なブロック図を示す。図２に示
すように、シフト・レジスタ１２は、一連のラッチ２０
を備えている。ここでは５つのラッチを示しているが、
このラッチの数は幾つでもよく、テスト・パターンの所
望のディジット数に関係する。各ラッチ２０は、入力２
２および出力２４とを有する。第１ラッチの入力は、ラ
ンダム・パターン発生器１０の出力２６に接続されてい
る。各ラッチ２０の出力２４は、次段のラッチの入力に
接続されている。各ラッチ２０は、テスト・パターンの
１ディジット信号を格納する。
【００２７】シフト・レジスタ１２は、第１ラッチ２０
の出力２４を、第２ラッチ２０の入力２２に接続するた
めの第１論理回路２８をさらに備えている（図２に示す
ように）。また、シフト・レジスタ１２は、ラッチ２０
の出力２４を、次段のラッチ２０の入力２２に接続する
ための論理回路３６をさらに備えている。
の出力２４を、第２ラッチ２０の入力２２に接続するた
めの第１論理回路２８をさらに備えている（図２に示す
ように）。また、シフト・レジスタ１２は、ラッチ２０
の出力２４を、次段のラッチ２０の入力２２に接続する
ための論理回路３６をさらに備えている。
【００２８】論理回路２８は、第１ステートと第２ステ
ートを有し、第１ステートまたは第２ステートのいずれ
かを選択するための制御入力３０を備えている。論理回
路２８は、ディジット信号列を出力するためのデータ出
力３２を有する。
ートを有し、第１ステートまたは第２ステートのいずれ
かを選択するための制御入力３０を備えている。論理回
路２８は、ディジット信号列を出力するためのデータ出
力３２を有する。
【００２９】論理回路２８によって出力された各ディジ
ット信号は、論理回路が第１ステートにあるとき、第１
値を持つ第１出力確率を有する。論理回路２８からの第
１出力確率は、ランダム・パターン発生器１０によって
発生される初期確率に依存しない。論理回路２８によっ
て出力された各ディジット信号は、論理回路が第２ステ
ートにあるとき、第１値を持つ第２出力確率を有する。
論理回路２８の第２出力確率は、ランダム・パターン発
生器１０によって発生される初期確率に依存する。
ット信号は、論理回路が第１ステートにあるとき、第１
値を持つ第１出力確率を有する。論理回路２８からの第
１出力確率は、ランダム・パターン発生器１０によって
発生される初期確率に依存しない。論理回路２８によっ
て出力された各ディジット信号は、論理回路が第２ステ
ートにあるとき、第１値を持つ第２出力確率を有する。
論理回路２８の第２出力確率は、ランダム・パターン発
生器１０によって発生される初期確率に依存する。
【００３０】制御ライン３４は、論理回路２８の第１ス
テートまたは第２ステートのいずれかを選択するため
の、論理回路２８の制御入力３０に接続されている。
テートまたは第２ステートのいずれかを選択するため
の、論理回路２８の制御入力３０に接続されている。
【００３１】本発明によるテスト・パターン発生装置
は、１つ以上の第２論理回路３６をさらに有する。各第
２論理回路３６は、ラッチ２０の出力と次段のラッチ２
０の入力２２とを接続している。図２に示す実施例で
は、第１論理回路２８は、ランダム・パターン発生器１
０と第２論理回路３６との間に配置されている。
は、１つ以上の第２論理回路３６をさらに有する。各第
２論理回路３６は、ラッチ２０の出力と次段のラッチ２
０の入力２２とを接続している。図２に示す実施例で
は、第１論理回路２８は、ランダム・パターン発生器１
０と第２論理回路３６との間に配置されている。
【００３２】一般に、いずれの論理回路３６も、論理回
路２８と同じ論理機能を、または他のいずれの論理回路
３６と同じ論理機能を実行する必要はない。
路２８と同じ論理機能を、または他のいずれの論理回路
３６と同じ論理機能を実行する必要はない。
【００３３】テスト・パターン発生装置の各ラッチ２０
は、フリップ・フロップ回路のようなバイナリ電子ラッ
チが望ましい。
は、フリップ・フロップ回路のようなバイナリ電子ラッ
チが望ましい。
【００３４】各論理回路２８または３６は、たとえば３
つ以上のステートを有することができる。３つまたは４
つのステートを有する論理回路２８および３６は、図３
に示すように、２つの制御ライン４０と４２に接続され
た、２つのバイナリ制御入力３８を備え、論理回路の４
つのステートのうちの１つを選択する。
つ以上のステートを有することができる。３つまたは４
つのステートを有する論理回路２８および３６は、図３
に示すように、２つの制御ライン４０と４２に接続され
た、２つのバイナリ制御入力３８を備え、論理回路の４
つのステートのうちの１つを選択する。
【００３５】図４に、本発明によるテスト・パターン発
生装置の他の実施例の詳細なブロック図を示す。図４の
論理回路Ａは、ＡＮＤゲート４４およびＮＯＴゲート４
６とから成る。表１に示すように、制御ライン３４が１
の値を有するとき、論理回路Ａはステート１にある。制
御ライン３４が０の値を有するとき、論理回路Ａはステ
ート２である。
生装置の他の実施例の詳細なブロック図を示す。図４の
論理回路Ａは、ＡＮＤゲート４４およびＮＯＴゲート４
６とから成る。表１に示すように、制御ライン３４が１
の値を有するとき、論理回路Ａはステート１にある。制
御ライン３４が０の値を有するとき、論理回路Ａはステ
ート２である。
【００３６】
【表１】
【００３７】論理回路Ａがステート１のとき、論理回路
Ａが１を出力する確率は０であり、０を出力する確率は
１である。したがって、論理回路Ａがステート１のと
き、出力確率は、ランダム・パターン発生器１０によっ
て発生される初期出力確率Ｐに依存しない。
Ａが１を出力する確率は０であり、０を出力する確率は
１である。したがって、論理回路Ａがステート１のと
き、出力確率は、ランダム・パターン発生器１０によっ
て発生される初期出力確率Ｐに依存しない。
【００３８】一方、論理回路Ａがステート２のとき、論
理回路Ａが１を出力する確率はＰであり、０を出力する
確率は１−Ｐである。したがって、ランダム・パターン
発生器１０が１を出力する確率はＰである。ステート２
において、論理回路Ａの出力確率は、ランダム・パター
ン発生器１０によって発生される初期出力確率Ｐに依存
する。
理回路Ａが１を出力する確率はＰであり、０を出力する
確率は１−Ｐである。したがって、ランダム・パターン
発生器１０が１を出力する確率はＰである。ステート２
において、論理回路Ａの出力確率は、ランダム・パター
ン発生器１０によって発生される初期出力確率Ｐに依存
する。
【００３９】さらに図４において、論理回路Ｂは、ＯＲ
ゲート４８から成る。表２に示すように、論理回路Ｂ
は、制御ライン３４が１の値を有するときにステート１
にある。論理回路Ｂは、制御ライン３４が０の値を有す
るときにステート２にある。
ゲート４８から成る。表２に示すように、論理回路Ｂ
は、制御ライン３４が１の値を有するときにステート１
にある。論理回路Ｂは、制御ライン３４が０の値を有す
るときにステート２にある。
【００４０】
【表２】
【００４１】論理回路Ａが前のステート期間中ステート
２のとき、および論理回路Ｂの現在のステートがステー
ト１のとき、１を出力する論理回路Ｂの確率は１であ
り、０を出力する論理回路Ｂの確率は０である。この場
合、出力確率は、ランダム・パターン発生器１０によっ
て発生される初期出力確率Ｐには依存しない。
２のとき、および論理回路Ｂの現在のステートがステー
ト１のとき、１を出力する論理回路Ｂの確率は１であ
り、０を出力する論理回路Ｂの確率は０である。この場
合、出力確率は、ランダム・パターン発生器１０によっ
て発生される初期出力確率Ｐには依存しない。
【００４２】一方、論理回路Ａが前のステート期間中ス
テート２のとき、および論理回路Ｂの現在のステートが
ステート２のとき、１を出力する論理回路Ｂの確率はＰ
であり、０を出力する論理回路Ｂの確率は１−Ｐであ
る。したがって、ステート２において、論理回路Ｂの出
力確率は、ランダム・パターン発生器１０によって発生
される初期出力確率Ｐに依存する。
テート２のとき、および論理回路Ｂの現在のステートが
ステート２のとき、１を出力する論理回路Ｂの確率はＰ
であり、０を出力する論理回路Ｂの確率は１−Ｐであ
る。したがって、ステート２において、論理回路Ｂの出
力確率は、ランダム・パターン発生器１０によって発生
される初期出力確率Ｐに依存する。
【００４３】論理回路Ａと論理回路Ｂに加えて、図４の
装置は、ＮＯＴゲート５０を備え、ＮＯＴゲート５０の
出力は入力の反転である。ＮＯＴゲート５０は、制御入
力を有しない。
装置は、ＮＯＴゲート５０を備え、ＮＯＴゲート５０の
出力は入力の反転である。ＮＯＴゲート５０は、制御入
力を有しない。
【００４４】図４に示す装置は、ＸＯＲゲート（イクス
クルーシブＯＲゲート）５２とＮＯＴゲート５４とによ
って構成される論理回路も有している。ＮＯＴゲート５
４は、制御ライン３４に接続された制御入力を有する。
ＸＯＲゲート５２の出力は、制御ライン３４が１の値を
有するとき、ＸＯＲゲート５２自身の入力に等しい。一
方、ＸＯＲゲート５２の出力は、制御ライン３４が０の
値を有するとき、ＸＯＲゲート５２自身の入力の反転で
ある。したがって、この論理回路の両方のステートにお
いて、出力確率は、ランダム・パターン発生器１０の初
期出力確率に依存する。
クルーシブＯＲゲート）５２とＮＯＴゲート５４とによ
って構成される論理回路も有している。ＮＯＴゲート５
４は、制御ライン３４に接続された制御入力を有する。
ＸＯＲゲート５２の出力は、制御ライン３４が１の値を
有するとき、ＸＯＲゲート５２自身の入力に等しい。一
方、ＸＯＲゲート５２の出力は、制御ライン３４が０の
値を有するとき、ＸＯＲゲート５２自身の入力の反転で
ある。したがって、この論理回路の両方のステートにお
いて、出力確率は、ランダム・パターン発生器１０の初
期出力確率に依存する。
【００４５】表３は、図４に示すテスト・パターン発生
器を動作させる方法の一例である。
器を動作させる方法の一例である。
【００４６】
【表３】
【００４７】各期間において、ランダム・パターン発生
器１０は、１を表す確率Ｐを有するディジット信号を発
生する。各期間において、ランダム・パターン発生器１
０によって発生されるディジット信号は、第１の次段の
ラッチ２０にシフトされる。各期間において、各ラッチ
２０に格納されたディジット信号は、次段のラッチ２０
にシフトされる。
器１０は、１を表す確率Ｐを有するディジット信号を発
生する。各期間において、ランダム・パターン発生器１
０によって発生されるディジット信号は、第１の次段の
ラッチ２０にシフトされる。各期間において、各ラッチ
２０に格納されたディジット信号は、次段のラッチ２０
にシフトされる。
【００４８】表３に示すように、ｔ〜（ｔ＋３）の最初
の期間の間、制御ライン３４は、０の値を有する。各期
間において、表３はビット１〜ビット５が１の値を有す
る確率を示す。記号“？”は、確率を決定できないこと
を意味している。
の期間の間、制御ライン３４は、０の値を有する。各期
間において、表３はビット１〜ビット５が１の値を有す
る確率を示す。記号“？”は、確率を決定できないこと
を意味している。
【００４９】第５番目の期間（ｔ＋４）の間、第１の不
均一な重み付けランダム・テスト・パターンは、制御ラ
イン３４に０の値を与えることによって選択できる。ま
た、第２の不均一な重み付けランダム・テスト・パター
ンは、制御ライン３４に１の値を与えることにより得る
ことができる。
均一な重み付けランダム・テスト・パターンは、制御ラ
イン３４に０の値を与えることによって選択できる。ま
た、第２の不均一な重み付けランダム・テスト・パター
ンは、制御ライン３４に１の値を与えることにより得る
ことができる。
【００５０】図５に、本発明によるテスト・パターン発
生装置の他の例を示す。図５のラッチおよびゲートは、
図５の論理回路Ｃを除いて、図４のラッチおよびゲート
に対応している。論理回路Ｃは、ＯＲゲート５６とＡＮ
Ｄゲート５８とＮＯＴゲート６０とより成る。ＯＲゲー
ト５６は、制御ライン４０に接続された制御入力を有し
ている。ＮＯＴゲート６０は、制御ライン４２に接続さ
れた制御入力を有している。
生装置の他の例を示す。図５のラッチおよびゲートは、
図５の論理回路Ｃを除いて、図４のラッチおよびゲート
に対応している。論理回路Ｃは、ＯＲゲート５６とＡＮ
Ｄゲート５８とＮＯＴゲート６０とより成る。ＯＲゲー
ト５６は、制御ライン４０に接続された制御入力を有し
ている。ＮＯＴゲート６０は、制御ライン４２に接続さ
れた制御入力を有している。
【００５１】表４に示すように、制御ライン４０が０の
値、および制御ライン４２が０の値を有するとき、論理
回路Ｃはステート１にある。制御ライン４０が１の値お
よび制御ライン４２が０の値を有するとき、論理回路Ｃ
はステート２にある。制御ライン４０が１の値、および
制御ライン４２が１の値を有するとき、論理回路Ｃはス
テート３にある。
値、および制御ライン４２が０の値を有するとき、論理
回路Ｃはステート１にある。制御ライン４０が１の値お
よび制御ライン４２が０の値を有するとき、論理回路Ｃ
はステート２にある。制御ライン４０が１の値、および
制御ライン４２が１の値を有するとき、論理回路Ｃはス
テート３にある。
【００５２】
【表４】
【００５３】論理回路Ｃがステート１またはステート３
のとき、論理回路Ｃの出力確率は、ランダム・パターン
発生器１０の初期出力確率に依存しない。ステート１に
おいて、論理回路Ｃが１を出力する確率は１であり、論
理回路Ｃが０を出力する確率は０である。ステート３に
おいて、論理回路Ｃが１を出力する確率は０であり、論
理回路Ｃが０を出力する確率は１である。
のとき、論理回路Ｃの出力確率は、ランダム・パターン
発生器１０の初期出力確率に依存しない。ステート１に
おいて、論理回路Ｃが１を出力する確率は１であり、論
理回路Ｃが０を出力する確率は０である。ステート３に
おいて、論理回路Ｃが１を出力する確率は０であり、論
理回路Ｃが０を出力する確率は１である。
【００５４】一方、論理回路Ｃがステート２のとき、論
理回路Ｃが１を出力する確率は、ランダム・パターン発
生器１０が１を発生する初期確率Ｐに等しい。論理回路
Ｃが０を出力する確率は、ランダム・パターン発生器１
０が０を発生する初期確率（１−Ｐ）に等しい。したが
って、両方の出力確率はランダム・パターン発生器１０
の初期出力確率に依存する。
理回路Ｃが１を出力する確率は、ランダム・パターン発
生器１０が１を発生する初期確率Ｐに等しい。論理回路
Ｃが０を出力する確率は、ランダム・パターン発生器１
０が０を発生する初期確率（１−Ｐ）に等しい。したが
って、両方の出力確率はランダム・パターン発生器１０
の初期出力確率に依存する。
【００５５】表５は、重み付けランダム・パターンを発
生するために、図５のテスト・パターン発生器を使用す
る一方法を示す。ｔ〜（ｔ＋３）の最初の４期間の間、
両方の制御ライン４０と４２は、０の値を有する。第５
番目の期間（ｔ＋４）の間、制御ライン４０と４２は、
３つの可能な不均一な重み付けランダム・テスト・パタ
ーンの１つを選択するために、表５に示すように選択さ
れる。
生するために、図５のテスト・パターン発生器を使用す
る一方法を示す。ｔ〜（ｔ＋３）の最初の４期間の間、
両方の制御ライン４０と４２は、０の値を有する。第５
番目の期間（ｔ＋４）の間、制御ライン４０と４２は、
３つの可能な不均一な重み付けランダム・テスト・パタ
ーンの１つを選択するために、表５に示すように選択さ
れる。
【００５６】
【表５】
【００５７】図６に、ランダム・パターン発生器１０の
一実施例のブロック図を示す。この実施例において、ラ
ンダム・パターン発生器は、ＸＯＲゲート６４によって
分離された一連のラッチ６２を有する線形フィードバッ
ク・シフト・レジスタを備えている。たとえば、３２ビ
ットの線形フィードバック・シフト・レジスタを形成す
るためには、３２個のラッチ６２が必要である。
一実施例のブロック図を示す。この実施例において、ラ
ンダム・パターン発生器は、ＸＯＲゲート６４によって
分離された一連のラッチ６２を有する線形フィードバッ
ク・シフト・レジスタを備えている。たとえば、３２ビ
ットの線形フィードバック・シフト・レジスタを形成す
るためには、３２個のラッチ６２が必要である。
【００５８】マルチプレクサ６６は、重み選択入力を有
し、マルチプレクサ６６自身の入力に接続する４つの入
力のうちの１つを選択する。第１入力は、線形フィード
バック・シフト・レジスタの最終ビットであり、１を発
生する１／２の確率を有する。マルチプレクサ６６に対
する第２入力は、ＡＮＤゲート６８の出力であり、この
ＡＮＤゲートは線形フィードバック・シフト・レジスタ
の最後の２ビットを用いてＡＮＤ機能を実行する。ＡＮ
Ｄゲート６８の出力は、１を発生する１／４の確率を有
する。
し、マルチプレクサ６６自身の入力に接続する４つの入
力のうちの１つを選択する。第１入力は、線形フィード
バック・シフト・レジスタの最終ビットであり、１を発
生する１／２の確率を有する。マルチプレクサ６６に対
する第２入力は、ＡＮＤゲート６８の出力であり、この
ＡＮＤゲートは線形フィードバック・シフト・レジスタ
の最後の２ビットを用いてＡＮＤ機能を実行する。ＡＮ
Ｄゲート６８の出力は、１を発生する１／４の確率を有
する。
【００５９】マルチプレクサ６６への第３入力は、ＡＮ
Ｄゲート７０の出力であり、このＡＮＤゲートは線形フ
ィードバック・シフト・レジスタの最後の３ビットを用
いてＡＮＤ機能を実行する。ＡＮＤゲート７０の出力
は、１を発生する１／８の確率を有する。最後に、マル
チプレクサ６６への第４入力は、ＡＮＤゲート７２の出
力であり、このＡＮＤゲートは線形フィードバック・シ
フト・レジスタの最後の４ビットを用いてＡＮＤ機能を
実行する。ＡＮＤゲート７２の出力は、１を発生する１
／１６の確率を有する。
Ｄゲート７０の出力であり、このＡＮＤゲートは線形フ
ィードバック・シフト・レジスタの最後の３ビットを用
いてＡＮＤ機能を実行する。ＡＮＤゲート７０の出力
は、１を発生する１／８の確率を有する。最後に、マル
チプレクサ６６への第４入力は、ＡＮＤゲート７２の出
力であり、このＡＮＤゲートは線形フィードバック・シ
フト・レジスタの最後の４ビットを用いてＡＮＤ機能を
実行する。ＡＮＤゲート７２の出力は、１を発生する１
／１６の確率を有する。
【００６０】マルチプレクサ６６の出力は、ＸＯＲゲー
ト７４の一方の入力に与えられる。ＸＯＲゲート７４の
他方の入力は、１／２，１／４，１／８，１／１６の出
力確率に対して、“０”または“１”の重み付け値を選
択する。
ト７４の一方の入力に与えられる。ＸＯＲゲート７４の
他方の入力は、１／２，１／４，１／８，１／１６の出
力確率に対して、“０”または“１”の重み付け値を選
択する。
【００６１】以下、本発明の実施態様を示す。
【００６２】（１）ディジット信号列を発生し、各ディ
ジット信号は第１値を持つ調整可能な初期確率を有する
ランダム・パターン発生器と、テスト・パターンの複数
の前記ディジット信号を格納し、前記ランダム・パター
ン発生器の出力から前記ディジット信号を受け取るため
の入力を有し、格納された前記ディジット信号より成る
前記テスト・パターンを出力するために複数の出力を有
するシフト・レジスタと、を有するテスト・パターン発
生装置において、前記シフト・レジスタは、一連のラッ
チを有し、前記各ラッチは入力と出力を有し、第１ラッ
チの入力は前記ランダム・パターン発生器の出力に接続
され、前記各ラッチの出力は次段のラッチの入力に接続
され、前記各ラッチは前記テスト・パターンの１ディジ
ット信号を格納し、前記ランダム・パターン発生器の出
力を前記第１ラッチの入力に接続し、または前記ラッチ
の出力を次段の前記ラッチの入力に接続する少なくとも
第１論理回路を有し、前記第１論理回路は第１ステート
および第２ステートと、第１ステートまたは第２ステー
トのいずれかを選択するための制御入力を有し、前記第
１論理回路はディジット信号列を出力するデータ出力を
有し、前記第１論理回路によって出力された各ディジッ
ト信号は、前記第１論理回路が前記第１ステートのとき
第１値を持つ、初期確率に依存しない第１出力確率を有
し、前記第１論理回路が前記第２ステートのとき前記第
１値を持つ、前記初期確率に依存する第２出力確率を有
する、ことを特徴とするテスト・パターン発生装置。
ジット信号は第１値を持つ調整可能な初期確率を有する
ランダム・パターン発生器と、テスト・パターンの複数
の前記ディジット信号を格納し、前記ランダム・パター
ン発生器の出力から前記ディジット信号を受け取るため
の入力を有し、格納された前記ディジット信号より成る
前記テスト・パターンを出力するために複数の出力を有
するシフト・レジスタと、を有するテスト・パターン発
生装置において、前記シフト・レジスタは、一連のラッ
チを有し、前記各ラッチは入力と出力を有し、第１ラッ
チの入力は前記ランダム・パターン発生器の出力に接続
され、前記各ラッチの出力は次段のラッチの入力に接続
され、前記各ラッチは前記テスト・パターンの１ディジ
ット信号を格納し、前記ランダム・パターン発生器の出
力を前記第１ラッチの入力に接続し、または前記ラッチ
の出力を次段の前記ラッチの入力に接続する少なくとも
第１論理回路を有し、前記第１論理回路は第１ステート
および第２ステートと、第１ステートまたは第２ステー
トのいずれかを選択するための制御入力を有し、前記第
１論理回路はディジット信号列を出力するデータ出力を
有し、前記第１論理回路によって出力された各ディジッ
ト信号は、前記第１論理回路が前記第１ステートのとき
第１値を持つ、初期確率に依存しない第１出力確率を有
し、前記第１論理回路が前記第２ステートのとき前記第
１値を持つ、前記初期確率に依存する第２出力確率を有
する、ことを特徴とするテスト・パターン発生装置。
【００６３】（２）前記ラッチがバイナリ電子ラッチで
あり、前記各ディジット信号が前記第１値および前記第
２値のうちの一方を有することを特徴とする（１）記載
のテスト・パターン発生装置。
あり、前記各ディジット信号が前記第１値および前記第
２値のうちの一方を有することを特徴とする（１）記載
のテスト・パターン発生装置。
【００６４】（３）前記ディジット信号の前記第１値が
１を表し、前記ディジット信号の前記第２値が０を表
し、前記ランダム・パターン発生器によって発生される
前記各ディジット信号は、１を表す確率Ｐ1 と、０を表
す確率Ｐ0 ＝１−Ｐ1 とを有することを特徴とする
（２）記載のテスト・パターン発生装置。
１を表し、前記ディジット信号の前記第２値が０を表
し、前記ランダム・パターン発生器によって発生される
前記各ディジット信号は、１を表す確率Ｐ1 と、０を表
す確率Ｐ0 ＝１−Ｐ1 とを有することを特徴とする
（２）記載のテスト・パターン発生装置。
【００６５】（４）前記論理回路によって出力された前
記各ディジット信号は、前記第１論理回路が前記第１ス
テートのとき、１を表す確率Ｒ1 と、０を表す確率Ｒ0
＝１−Ｒ1 とを有し、前記論理回路によって出力された
前記各ディジット信号は、前記第１論理回路が前記第１
ステートのとき、１を表す確率Ｑ1 と、０を表す確率Ｑ
0 ＝１−Ｑ1とを有する、ことを特徴とする（３）記載
のテスト・パターン発生装置。
記各ディジット信号は、前記第１論理回路が前記第１ス
テートのとき、１を表す確率Ｒ1 と、０を表す確率Ｒ0
＝１−Ｒ1 とを有し、前記論理回路によって出力された
前記各ディジット信号は、前記第１論理回路が前記第１
ステートのとき、１を表す確率Ｑ1 と、０を表す確率Ｑ
0 ＝１−Ｑ1とを有する、ことを特徴とする（３）記載
のテスト・パターン発生装置。
【００６６】（５）前記第１論理回路は、前記ランダム
・パターン発生器の出力または前記ラッチの出力に接続
された第１入力と、制御ラインに接続された第２入力と
を持つ論理ＯＲゲートを有することを特徴とする（４）
記載のテスト・パターン発生装置。
・パターン発生器の出力または前記ラッチの出力に接続
された第１入力と、制御ラインに接続された第２入力と
を持つ論理ＯＲゲートを有することを特徴とする（４）
記載のテスト・パターン発生装置。
【００６７】（６）前記第１論理回路は、前記ランダム
・パターン発生器の出力または前記ラッチの出力に接続
された第１入力と、制御ラインに接続された第２入力と
を持つ論理ＡＮＤゲートを有することを特徴とする
（４）記載のテスト・パターン発生装置。
・パターン発生器の出力または前記ラッチの出力に接続
された第１入力と、制御ラインに接続された第２入力と
を持つ論理ＡＮＤゲートを有することを特徴とする
（４）記載のテスト・パターン発生装置。
【００６８】（７）前記各ラッチは、前記第１論理回路
の出力から、または前段のラッチの出力から前記ディジ
ット信号を受け取るための入力と、テスト対象回路に前
記ディジット信号を出力するための出力とを有すること
を特徴とする（４）記載のテスト・パターン発生装置。
の出力から、または前段のラッチの出力から前記ディジ
ット信号を受け取るための入力と、テスト対象回路に前
記ディジット信号を出力するための出力とを有すること
を特徴とする（４）記載のテスト・パターン発生装置。
【００６９】（８）前記ラッチの出力と次段のラッチの
入力とを接続するための第２論理回路をさらに有し、前
記第１論理回路が、前記ランダム・パターン発生器と前
記第２論理回路との間に配置されていることをを特徴と
する（７）記載のテスト・パターン発生装置。
入力とを接続するための第２論理回路をさらに有し、前
記第１論理回路が、前記ランダム・パターン発生器と前
記第２論理回路との間に配置されていることをを特徴と
する（７）記載のテスト・パターン発生装置。
【００７０】（９）ディジット信号列を発生し、各ディ
ジット信号は第１値を持つ調整可能な初期確率を有する
ランダム・パターン発生器と、テスト・パターンの１デ
ィジット信号を格納する少なくとも１つのラッチと、第
１ステートおよび第２ステートと、前記ランダム・パタ
ーン発生器からディジット信号を受け取るデータ入力
と、第１ステートまたは第２ステートのいずれかを選択
する制御入力と、前記ラッチにディジット信号列を出力
するデータ出力とを有する論理回路を備え、前記論理回
路によって出力された各ディジット信号は、前記論理回
路が前記第１ステートのとき第１値を持つ、初期確率に
依存しない第１出力確率を有し、前記論理回路が前記第
２ステートのとき前記第１値を持つ、前記初期確率に依
存する第２出力確率を有する、ことを特徴とするテスト
・パターン発生装置。
ジット信号は第１値を持つ調整可能な初期確率を有する
ランダム・パターン発生器と、テスト・パターンの１デ
ィジット信号を格納する少なくとも１つのラッチと、第
１ステートおよび第２ステートと、前記ランダム・パタ
ーン発生器からディジット信号を受け取るデータ入力
と、第１ステートまたは第２ステートのいずれかを選択
する制御入力と、前記ラッチにディジット信号列を出力
するデータ出力とを有する論理回路を備え、前記論理回
路によって出力された各ディジット信号は、前記論理回
路が前記第１ステートのとき第１値を持つ、初期確率に
依存しない第１出力確率を有し、前記論理回路が前記第
２ステートのとき前記第１値を持つ、前記初期確率に依
存する第２出力確率を有する、ことを特徴とするテスト
・パターン発生装置。
【００７１】（１０）前記ラッチがバイナリ電子ラッチ
であり、前記各ディジット信号が前記第１値および前記
第２値のうちの一方を有することを特徴とする（９）記
載のテスト・パターン発生装置。
であり、前記各ディジット信号が前記第１値および前記
第２値のうちの一方を有することを特徴とする（９）記
載のテスト・パターン発生装置。
【００７２】（１１）前記ディジット信号の前記第１値
が１を表し、前記ディジット信号の前記第２値が０を表
し、前記ランダム・パターン発生器によって発生される
前記各ディジット信号は、１を表す確率Ｐ1 と、０を表
す確率Ｐ0 ＝１−Ｐ1 とを有することを特徴とする（１
０）記載のテスト・パターン発生装置。
が１を表し、前記ディジット信号の前記第２値が０を表
し、前記ランダム・パターン発生器によって発生される
前記各ディジット信号は、１を表す確率Ｐ1 と、０を表
す確率Ｐ0 ＝１−Ｐ1 とを有することを特徴とする（１
０）記載のテスト・パターン発生装置。
【００７３】（１２）前記論理回路によって出力された
前記各ディジット信号は、前記論理回路が前記第１ステ
ートのとき、１を表す確率Ｒ1 と、０を表す確率Ｒ0 ＝
１−Ｒ1 とを有し、前記論理回路によって出力された各
ディジット信号は、前記論理回路が前記第２ステートの
とき、１を表す確率Ｑ1 と、０を表す確率Ｑ0 ＝１−Ｑ
1 とを有する、ことを特徴とする（１１）記載のテスト
・パターン発生装置。
前記各ディジット信号は、前記論理回路が前記第１ステ
ートのとき、１を表す確率Ｒ1 と、０を表す確率Ｒ0 ＝
１−Ｒ1 とを有し、前記論理回路によって出力された各
ディジット信号は、前記論理回路が前記第２ステートの
とき、１を表す確率Ｑ1 と、０を表す確率Ｑ0 ＝１−Ｑ
1 とを有する、ことを特徴とする（１１）記載のテスト
・パターン発生装置。
【００７４】（１３）前記論理回路は、前記ランダム・
パターン発生器の出力または前記ラッチの出力に接続さ
れた第１入力と、制御ラインに接続された第２入力とを
持つ論理ＯＲゲートを有することを特徴とする（１２）
記載のテスト・パターン発生装置。
パターン発生器の出力または前記ラッチの出力に接続さ
れた第１入力と、制御ラインに接続された第２入力とを
持つ論理ＯＲゲートを有することを特徴とする（１２）
記載のテスト・パターン発生装置。
【００７５】（１４）前記論理回路は、前記ランダム・
パターン発生器の出力または前記ラッチの出力に接続さ
れた第１入力と、制御ラインに接続された第２入力とを
持つ論理ＡＮＤゲートを有することを特徴とする（１
２）記載のテスト・パターン発生装置。
パターン発生器の出力または前記ラッチの出力に接続さ
れた第１入力と、制御ラインに接続された第２入力とを
持つ論理ＡＮＤゲートを有することを特徴とする（１
２）記載のテスト・パターン発生装置。
【００７６】（１５）前記ラッチは、前記論理回路の前
記出力から前記ディジット信号を受け取るための入力
と、テスト対象回路に前記ディジット信号を出力するた
めの出力とを有することを特徴とする（１２）記載のテ
スト・パターン発生装置。
記出力から前記ディジット信号を受け取るための入力
と、テスト対象回路に前記ディジット信号を出力するた
めの出力とを有することを特徴とする（１２）記載のテ
スト・パターン発生装置。
【００７７】（１６）テスト・パターンの１ディジット
信号を格納し、前記ランダム・パターン発生器の出力か
ら前記ディジット信号を受け取るための入力と、前記デ
ィジット信号を前記論理回路に出力するための出力とを
有する第２ラッチをさらに有することを特徴とする（１
５）記載のテスト・パターン発生装置。
信号を格納し、前記ランダム・パターン発生器の出力か
ら前記ディジット信号を受け取るための入力と、前記デ
ィジット信号を前記論理回路に出力するための出力とを
有する第２ラッチをさらに有することを特徴とする（１
５）記載のテスト・パターン発生装置。
【００７８】
【発明の効果】本発明により、多数の異なった重み付け
ランダム・テスト・パターンを選択的に発生するテスト
・パターン発生装置が得られる。
ランダム・テスト・パターンを選択的に発生するテスト
・パターン発生装置が得られる。
【図１】本発明のテスト・パターン発生装置の一実施例
のブロック図である。
のブロック図である。
【図２】本発明のテスト・パターン発生装置の一実施例
の詳細なブロック図である。
の詳細なブロック図である。
【図３】本発明のテスト・パターン発生装置の一実施例
の詳細なブロック図である。
の詳細なブロック図である。
【図４】本発明のテスト・パターン発生装置の一実施例
の詳細なブロック図である。
の詳細なブロック図である。
【図５】本発明のテスト・パターン発生装置の一実施例
の詳細なブロック図である。
の詳細なブロック図である。
【図６】本発明のテスト・パターン発生装置に使用する
ランダム・パターン発生器の一実施例のブロック図であ
る。
ランダム・パターン発生器の一実施例のブロック図であ
る。
【符号の説明】 １０ ランダム・パターン発生器 １２ シフト・レジスタ １４，２２ 入力 １６，２４，２６ 出力 １８ テスト対象論理回路 ２０，６２ ラッチ ２８ 論理回路 ３０ 制御入力 ３２ データ出力 ３４，４０，４２ 制御ライン ３６ 第２論理回路 ３８ バイナリ制御入力 ４４，５８，６８，７０，７２ ＡＮＤゲート ４６，５０，５４，６０ ＮＯＴゲート ４８，５６ ＯＲゲート ５２，６４，７４ ＸＯＲゲート ６６ マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リーンデルト・エム・フイスマン アメリカ合衆国 ニューヨーク州 ピーク スキル デカチュール アヴェニュー 526 (72)発明者 サンディップ・クンデュ アメリカ合衆国 ニューヨーク州 モヒガ ン レイクキングス コート ４エイ (72)発明者 コルト・ダブリュ・シュタルケ ドイツ デー−7250 ベイル デル シュ タットヘルマン−シュエツ シュトラーセ 24
Claims (8)
- 【請求項１】ディジット信号列を発生し、各ディジット
信号は第１値を持つ調整可能な初期確率を有するランダ
ム・パターン発生器と、 テスト・パターンの複数の前記ディジット信号を格納
し、前記ランダム・パターン発生器の出力から前記ディ
ジット信号を受け取るための入力を有し、格納された前
記ディジット信号より成る前記テスト・パターンを出力
するために複数の出力を有するシフト・レジスタと、を
有するテスト・パターン発生装置において、 前記シフト・レジスタは、 一連のラッチを有し、前記各ラッチは入力と出力を有
し、第１ラッチの入力は前記ランダム・パターン発生器
の出力に接続され、前記各ラッチの出力は次段のラッチ
の入力に接続され、前記各ラッチは前記テスト・パター
ンの１ディジット信号を格納し、 前記ランダム・パターン発生器の出力を前記第１ラッチ
の入力に接続し、または前記ラッチの出力を次段の前記
ラッチの入力に接続する少なくとも第１論理回路を有
し、前記第１論理回路は第１ステートおよび第２ステー
トと、第１ステートまたは第２ステートのいずれかを選
択するための制御入力を有し、前記第１論理回路はディ
ジット信号列を出力するデータ出力を有し、前記第１論
理回路によって出力された各ディジット信号は、前記第
１論理回路が前記第１ステートのとき第１値を持つ、初
期確率に依存しない第１出力確率を有し、前記第１論理
回路が前記第２ステートのとき前記第１値を持つ、前記
初期確率に依存する第２出力確率を有する、ことを特徴
とするテスト・パターン発生装置。 - 【請求項２】前記ラッチがバイナリ電子ラッチであり、
前記各ディジット信号が前記第１値および前記第２値の
うちの一方を有することを特徴とする請求項１記載のテ
スト・パターン発生装置。 - 【請求項３】前記ディジット信号の前記第１値が１を表
し、前記ディジット信号の前記第２値が０を表し、前記
ランダム・パターン発生器によって発生される前記各デ
ィジット信号は、１を表す確率Ｐ1 と、０を表す確率Ｐ
0 ＝１−Ｐ1 とを有することを特徴とする請求項２記載
のテスト・パターン発生装置。 - 【請求項４】前記論理回路によって出力された前記各デ
ィジット信号は、前記第１論理回路が前記第１ステート
のとき、１を表す確率Ｒ1 と、０を表す確率Ｒ0 ＝１−
Ｒ1とを有し、 前記論理回路によって出力された前記各ディジット信号
は、前記第１論理回路が前記第１ステートのとき、１を
表す確率Ｑ1 と、０を表す確率Ｑ0 ＝１−Ｑ1とを有す
る、ことを特徴とする請求項３記載のテスト・パターン
発生装置。 - 【請求項５】ディジット信号列を発生し、各ディジット
信号は第１値を持つ調整可能な初期確率を有するランダ
ム・パターン発生器と、 テスト・パターンの１ディジット信号を格納する少なく
とも１つのラッチと、 第１ステートおよび第２ステートと、前記ランダム・パ
ターン発生器からディジット信号を受け取るデータ入力
と、第１ステートまたは第２ステートのいずれかを選択
する制御入力と、前記ラッチにディジット信号列を出力
するデータ出力とを有する論理回路を備え、前記論理回
路によって出力された各ディジット信号は、前記論理回
路が前記第１ステートのとき第１値を持つ、初期確率に
依存しない第１出力確率を有し、前記論理回路が前記第
２ステートのとき前記第１値を持つ、前記初期確率に依
存する第２出力確率を有する、ことを特徴とするテスト
・パターン発生装置。 - 【請求項６】前記ラッチがバイナリ電子ラッチであり、
前記各ディジット信号が前記第１値および前記第２値の
うちの一方を有することを特徴とする請求項５記載のテ
スト・パターン発生装置。 - 【請求項７】前記ディジット信号の前記第１値が１を表
し、前記ディジット信号の前記第２値が０を表し、前記
ランダム・パターン発生器によって発生される前記各デ
ィジット信号は、１を表す確率Ｐ1 と、０を表す確率Ｐ
0 ＝１−Ｐ1 とを有することを特徴とする請求項６記載
のテスト・パターン発生装置。 - 【請求項８】前記論理回路によって出力された前記各デ
ィジット信号は、前記論理回路が前記第１ステートのと
き、１を表す確率Ｒ1 と、０を表す確率Ｒ0 ＝１−Ｒ1
とを有し、 前記論理回路によって出力された各ディジット信号は、
前記論理回路が前記第２ステートのとき、１を表す確率
Ｑ1 と、０を表す確率Ｑ0 ＝１−Ｑ1 とを有する、こと
を特徴とする請求項７記載のテスト・パターン発生装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/900,706 US5297151A (en) | 1992-06-17 | 1992-06-17 | Adjustable weighted random test pattern generator for logic circuits |
| US900706 | 1992-06-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0651028A true JPH0651028A (ja) | 1994-02-25 |
| JP2823475B2 JP2823475B2 (ja) | 1998-11-11 |
Family
ID=25412964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5093124A Expired - Lifetime JP2823475B2 (ja) | 1992-06-17 | 1993-04-20 | テスト・パターン発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5297151A (ja) |
| EP (1) | EP0574672A1 (ja) |
| JP (1) | JP2823475B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2584172B2 (ja) * | 1991-08-23 | 1997-02-19 | インターナショナル・ビジネス・マシーンズ・コーポレイション | デイジタル試験信号発生回路 |
| JPH05119122A (ja) * | 1991-10-25 | 1993-05-18 | Fujitsu Ltd | スキヤン回路のテストパターン生成方法 |
| US5596587A (en) * | 1993-03-29 | 1997-01-21 | Teradyne, Inc. | Method and apparatus for preparing in-circuit test vectors |
| JP3202439B2 (ja) * | 1993-10-07 | 2001-08-27 | 富士通株式会社 | 出力装置のテスト装置 |
| US5642362A (en) * | 1994-07-20 | 1997-06-24 | International Business Machines Corporation | Scan-based delay tests having enhanced test vector pattern generation |
| US5682392A (en) * | 1994-09-28 | 1997-10-28 | Teradyne, Inc. | Method and apparatus for the automatic generation of boundary scan description language files |
| US5684946A (en) * | 1995-09-11 | 1997-11-04 | Digital Equipment Corporation | Apparatus and method for improving the efficiency and quality of functional verification |
| US5983380A (en) * | 1997-09-16 | 1999-11-09 | International Business Machines Corporation | Weighted random pattern built-in self-test |
| US6173424B1 (en) | 1997-12-31 | 2001-01-09 | Micron Technology, Inc. | Programmable pulse generator and method for using same |
| US6662327B1 (en) | 1998-05-13 | 2003-12-09 | Janusz Rajski | Method for clustered test pattern generation |
| US6314540B1 (en) | 1999-04-12 | 2001-11-06 | International Business Machines Corporation | Partitioned pseudo-random logic test for improved manufacturability of semiconductor chips |
| US6910165B2 (en) | 2001-02-28 | 2005-06-21 | International Business Machines Corporation | Digital random noise generator |
| US6983407B2 (en) * | 2002-06-14 | 2006-01-03 | International Business Machines Corporation | Random pattern weight control by pseudo random bit pattern generator initialization |
| US6880136B2 (en) * | 2002-07-09 | 2005-04-12 | International Business Machines Corporation | Method to detect systematic defects in VLSI manufacturing |
| JP6721423B2 (ja) * | 2016-06-14 | 2020-07-15 | 株式会社日立製作所 | アプリロジックおよびその検証方法 |
| JP2018116545A (ja) * | 2017-01-19 | 2018-07-26 | オムロン株式会社 | 予測モデル作成装置、生産設備監視システム、及び生産設備監視方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3639577A1 (de) * | 1986-11-20 | 1988-05-26 | Siemens Ag | Logikbaustein zur erzeugung von ungleich verteilten zufallsmustern fuer integrierte schaltungen |
| US4817093A (en) * | 1987-06-18 | 1989-03-28 | International Business Machines Corporation | Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure |
| US5043988A (en) * | 1989-08-25 | 1991-08-27 | Mcnc | Method and apparatus for high precision weighted random pattern generation |
-
1992
- 1992-06-17 US US07/900,706 patent/US5297151A/en not_active Expired - Fee Related
-
1993
- 1993-04-20 JP JP5093124A patent/JP2823475B2/ja not_active Expired - Lifetime
- 1993-04-21 EP EP93106489A patent/EP0574672A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0574672A1 (en) | 1993-12-22 |
| US5297151A (en) | 1994-03-22 |
| JP2823475B2 (ja) | 1998-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0651028A (ja) | テスト・パターン発生装置 | |
| US5090035A (en) | Linear feedback shift register | |
| JPH0682528A (ja) | 制御可能な重み付き２進シーケンスを発生するための回路 | |
| EP0227696A1 (en) | On chip test system for configurable gate arrays | |
| JPH03218483A (ja) | スキャンテスト回路およびそれを用いた半導体集積回路装置 | |
| JPS6232511B2 (ja) | ||
| US4264807A (en) | Counter including two 2 bit counter segments connected in cascade each counting in Gray code | |
| EP0499671A1 (en) | Integrated circuit chip with built-in self-test for logic fault detection | |
| EP0266873B1 (en) | Programmable logic array | |
| EP0297398B1 (en) | A processing pulse control circuit | |
| JPH04313119A (ja) | 疑似乱数パタン発生器 | |
| US5426649A (en) | Test interface for a digital circuit | |
| Pomeranz et al. | Test generation for path delay faults based on learning | |
| US5038349A (en) | Method for reducing masking of errors when using a grid-based, "cross-check" test structure | |
| JP3185426B2 (ja) | メモリデバイス検査用データ転送回路 | |
| JP3183244B2 (ja) | 集積回路のテスト方法 | |
| JPS59122972A (ja) | 論理回路試験装置 | |
| DE4406271C1 (de) | Verfahren zum Bewerkstelligen eines Laufzeitfehler-erkennenden-Selbsttests für einen digitalen Schaltkreis | |
| KR100444763B1 (ko) | 내장된 자체테스트 기법을 위한 결정패턴 생성기 | |
| JPH05134015A (ja) | 半導体集積回路 | |
| JPH04361179A (ja) | 半導体集積回路装置 | |
| JPH07234263A (ja) | テスト容易化方法 | |
| JPH06342041A (ja) | 論理回路テスト容易化回路 | |
| JPH06130135A (ja) | スキャンパステスト方式の半導体集積回路 | |
| JPH0257990A (ja) | Ｌｓｉテスト回路 |