JPH081457B2 - ディジタル集積回路におけるテスト容易化回路 - Google Patents
ディジタル集積回路におけるテスト容易化回路Info
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- JPH081457B2 JPH081457B2 JP1252185A JP25218589A JPH081457B2 JP H081457 B2 JPH081457 B2 JP H081457B2 JP 1252185 A JP1252185 A JP 1252185A JP 25218589 A JP25218589 A JP 25218589A JP H081457 B2 JPH081457 B2 JP H081457B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は大規模ディジタル・システムにおけるテス
ト容易化回路に係り、特に大規模集積回路の自己テスト
を可能にするテスト容易化回路に関する。
ト容易化回路に係り、特に大規模集積回路の自己テスト
を可能にするテスト容易化回路に関する。
（従来の技術） 大規模ディジタル・システムのテストを容易に行わせ
しめる従来の技術として、スキャンテスト手法が知られ
ている。このスキャンテスト手法では、第11図に示すよ
うに、同期式ディジタル回路の内部に含まれている複数
の記憶素子81,81,…が、テスト時にシフトレジスタ状に
構成されるようになっており、シリアル動作によってこ
れらの記憶素子81,81,…にシリアルデータSIを順次供給
することによって各記憶素子81,81,…に任意の値を設定
し、設定された値及び外部入力データPIをランダム回路
（組み合わせ回路）82に供給し、このランダム回路82か
らの出力信号の中で外部出力データであるPO以外のデー
タを再び記憶素子81,81,…に記憶させ、再びシリアル動
作によってシリアルデータSOとして読み出すことにより
テストが行われる。
しめる従来の技術として、スキャンテスト手法が知られ
ている。このスキャンテスト手法では、第11図に示すよ
うに、同期式ディジタル回路の内部に含まれている複数
の記憶素子81,81,…が、テスト時にシフトレジスタ状に
構成されるようになっており、シリアル動作によってこ
れらの記憶素子81,81,…にシリアルデータSIを順次供給
することによって各記憶素子81,81,…に任意の値を設定
し、設定された値及び外部入力データPIをランダム回路
（組み合わせ回路）82に供給し、このランダム回路82か
らの出力信号の中で外部出力データであるPO以外のデー
タを再び記憶素子81,81,…に記憶させ、再びシリアル動
作によってシリアルデータSOとして読み出すことにより
テストが行われる。
すなわち、このスキャンテスト手法では、内部記憶素
子へのデータ入力線及びデータ出力線を仮想的に外部入
出力端子として取り扱うことが可能となり、結果的に全
体回路を仮想的に組み合わせ回路として取り扱うことが
できる。
子へのデータ入力線及びデータ出力線を仮想的に外部入
出力端子として取り扱うことが可能となり、結果的に全
体回路を仮想的に組み合わせ回路として取り扱うことが
できる。
ところで、組み合わせ回路に対する故障検出率が100
％のテストデータの自動発生手法は既に知られている。
このことから、スキャン化されたディジタルシステムに
おいては、テストデータの自動発生が可能になるという
特徴を持つ。
％のテストデータの自動発生手法は既に知られている。
このことから、スキャン化されたディジタルシステムに
おいては、テストデータの自動発生が可能になるという
特徴を持つ。
しかしながら、このスキャンテスト手法では、テスト
時にシリアルにデータを印加しなければならないため、
回路が大規模化した場合、高価な試験装置を使用するこ
ともあって、テスト時間が問題になる。また、現時点で
最も理想的なテスト手法である自己テストには対応でき
ないという問題もある。
時にシリアルにデータを印加しなければならないため、
回路が大規模化した場合、高価な試験装置を使用するこ
ともあって、テスト時間が問題になる。また、現時点で
最も理想的なテスト手法である自己テストには対応でき
ないという問題もある。
さらに従来技術として、いわゆる自己テストを可能に
させるコンパクトテスト手法も知られている。このコン
パクトテスト手法は、第12図に示すように、試験対象と
なるディジタルシステム83に、ランダムパターン発生器
84で発生させた試験パターンを印加させ、その時の試験
対象からの応答出力をデータ圧縮器85で圧縮し、特徴記
憶部86から読み出される圧縮器の最終状態である特徴
（Signature）との比較、判断を比較器87で行うことに
より、試験対象であるディジタルシステム83の良、不良
を判定しようとするテスト手法である。このときのラン
ダムパターン発生器84及びデータ圧縮器85には、通常、
リニアフィードバック・シフトレジスタ（LFSR）が使用
される。このテスト手法は、上記のランダムパターン発
生器、データ圧縮器、特徴比較手段、等を内蔵させるこ
とにより、自己テストが可能になるという特徴を持つ。
させるコンパクトテスト手法も知られている。このコン
パクトテスト手法は、第12図に示すように、試験対象と
なるディジタルシステム83に、ランダムパターン発生器
84で発生させた試験パターンを印加させ、その時の試験
対象からの応答出力をデータ圧縮器85で圧縮し、特徴記
憶部86から読み出される圧縮器の最終状態である特徴
（Signature）との比較、判断を比較器87で行うことに
より、試験対象であるディジタルシステム83の良、不良
を判定しようとするテスト手法である。このときのラン
ダムパターン発生器84及びデータ圧縮器85には、通常、
リニアフィードバック・シフトレジスタ（LFSR）が使用
される。このテスト手法は、上記のランダムパターン発
生器、データ圧縮器、特徴比較手段、等を内蔵させるこ
とにより、自己テストが可能になるという特徴を持つ。
しかしながら、このテスト手法はランダムパターンを
試験対象に印加させるために、次のような問題点があ
る。すなわち、一般的な順序回路に対してはランダムパ
ターンを大量に印加しても、故障検出率が上がらない場
合がある。このような場合には試験対象でるディジタル
システムの特徴に応じて、発生パターンを加工しなけれ
ばならない。また、順序回路の場合、印加するパターン
のタイミング関係に注意を要する。従って、ランダムパ
ターンを印加する場合でも、試験対象であるディジタル
システムのタイミング仕様に個々に対応する必要があ
る。この二つの問題点はコンパクトテスト手法を一般的
なディジタルシステムに適用する上での大きな障害であ
り、いわゆるテスト回路の設計を繁雑なものとさせる。
また、本手法の場合、良品と不良品の判別は可能である
が、故障箇所の同定等の解析を進めなくてはならない場
合には対応できない。
試験対象に印加させるために、次のような問題点があ
る。すなわち、一般的な順序回路に対してはランダムパ
ターンを大量に印加しても、故障検出率が上がらない場
合がある。このような場合には試験対象でるディジタル
システムの特徴に応じて、発生パターンを加工しなけれ
ばならない。また、順序回路の場合、印加するパターン
のタイミング関係に注意を要する。従って、ランダムパ
ターンを印加する場合でも、試験対象であるディジタル
システムのタイミング仕様に個々に対応する必要があ
る。この二つの問題点はコンパクトテスト手法を一般的
なディジタルシステムに適用する上での大きな障害であ
り、いわゆるテスト回路の設計を繁雑なものとさせる。
また、本手法の場合、良品と不良品の判別は可能である
が、故障箇所の同定等の解析を進めなくてはならない場
合には対応できない。
従来の異なるテスト手法としてバウンダリースキャン
・テスト手法が知られている。このテスト手法は、第13
図に示すように、テスト対象となる論理回路91,91,…の
境界部分（バウンダリー）に相当する入出力信号のそれ
ぞれに対応して記憶素子92,92,…を付加させ、さらにそ
れらをテスト時にシフト動作が可能なように再構成する
ことにより、テストを容易化させる手法である。この手
法は、ある特定の論理回路に対して既に故障検出率の定
まったテストパターンが準備されている場合、そのテス
トパターンをバウンダリースキャンの境界部分にシリア
ル動作にて印加し、観測することによってテスト対象論
理回路のテストが可能になる。また、バウンダリースキ
ャンが付加された個別論理回路間の配線（外部配線）の
試験が同一回路を利用することにより実行可能となる。
このテスト手法は上記のような特徴があるが、次のよう
な問題点もある。まず、個別論理回路をテストするため
のテストパターンが存在しない場合にはテスト容易化回
路としての価値は少なくなる。また、コンパクトテスト
手法と同様に、試験対象となるバウンダリースキャン内
のディジタル回路が順序回路であり、印加するパターン
のタイミング関係に注意を要する場合には特別の対応方
法を考えねばならない。
・テスト手法が知られている。このテスト手法は、第13
図に示すように、テスト対象となる論理回路91,91,…の
境界部分（バウンダリー）に相当する入出力信号のそれ
ぞれに対応して記憶素子92,92,…を付加させ、さらにそ
れらをテスト時にシフト動作が可能なように再構成する
ことにより、テストを容易化させる手法である。この手
法は、ある特定の論理回路に対して既に故障検出率の定
まったテストパターンが準備されている場合、そのテス
トパターンをバウンダリースキャンの境界部分にシリア
ル動作にて印加し、観測することによってテスト対象論
理回路のテストが可能になる。また、バウンダリースキ
ャンが付加された個別論理回路間の配線（外部配線）の
試験が同一回路を利用することにより実行可能となる。
このテスト手法は上記のような特徴があるが、次のよう
な問題点もある。まず、個別論理回路をテストするため
のテストパターンが存在しない場合にはテスト容易化回
路としての価値は少なくなる。また、コンパクトテスト
手法と同様に、試験対象となるバウンダリースキャン内
のディジタル回路が順序回路であり、印加するパターン
のタイミング関係に注意を要する場合には特別の対応方
法を考えねばならない。
（発明が解決しようとする課題） このように従来では、大規模ディジタルシステムのテ
スト容易化を体系的に進めるテスト技術として、スキャ
ン手法、コンパクトテスト手法、バウンダリースキャン
手法等があるが、それぞれに上記したような固有の問題
点が存在している。
スト容易化を体系的に進めるテスト技術として、スキャ
ン手法、コンパクトテスト手法、バウンダリースキャン
手法等があるが、それぞれに上記したような固有の問題
点が存在している。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、試験対象となるディジタル集積回
路の性質に影響されない自己テスト可能なテスト容易化
手法を実現できるディジタル集積回路におけるテスト容
易化回路を提供することを目的とする。
であり、その目的は、試験対象となるディジタル集積回
路の性質に影響されない自己テスト可能なテスト容易化
手法を実現できるディジタル集積回路におけるテスト容
易化回路を提供することを目的とする。
［発明の構成］ （課題を解決するための手段と作用） この発明のテスト容易化回路は、組み合わせ回路から
なるランダム回路と、複数個の内部記憶回路と、それぞ
れが外部端子に接続され、集積回路の外部との間でデー
タの授受を行う複数個の入出力回路とを具備し、上記複
数個の内部記憶回路及び上記複数個の入出力回路のそれ
ぞれが、テスト時に制御信号に応じて、これら内部記憶
回路及び入出力回路の一部もしくは全てを用いてリニア
フィードバック・シフトレジスタを形成できるように構
成されていることを特徴としており、さらに、テスト時
に前記複数個の各内部記憶回路によりリニアフィードバ
ック・シフトレジスタ状のデータ圧縮器及びリニアフィ
ードバック・シフトレジスタ状のランダムデータ発生器
が形成され、これらデータ圧縮器及びランダムデータ発
生器を用いてランダム回路のコンパクト・テストを行う
ことを特徴とするものである。
なるランダム回路と、複数個の内部記憶回路と、それぞ
れが外部端子に接続され、集積回路の外部との間でデー
タの授受を行う複数個の入出力回路とを具備し、上記複
数個の内部記憶回路及び上記複数個の入出力回路のそれ
ぞれが、テスト時に制御信号に応じて、これら内部記憶
回路及び入出力回路の一部もしくは全てを用いてリニア
フィードバック・シフトレジスタを形成できるように構
成されていることを特徴としており、さらに、テスト時
に前記複数個の各内部記憶回路によりリニアフィードバ
ック・シフトレジスタ状のデータ圧縮器及びリニアフィ
ードバック・シフトレジスタ状のランダムデータ発生器
が形成され、これらデータ圧縮器及びランダムデータ発
生器を用いてランダム回路のコンパクト・テストを行う
ことを特徴とするものである。
この発明のテスト容易化回路では、基本的にはコンパ
クト・テスト手法に基づいている。すなわち、コンパク
ト・テスト手法は、試験対象となるディジタル回路に、
ランダムパターン発生器で発生されたテストパターン系
列を印加し、同時にそのときの試験対象からの応答出力
をデータ圧縮器によって圧縮し、その結果を確認するテ
スト手法である。このとき、使用するランダムパターン
発生器及びデータ圧縮器はリニアフィードバック・シフ
トレジスタによって実現することができる。
クト・テスト手法に基づいている。すなわち、コンパク
ト・テスト手法は、試験対象となるディジタル回路に、
ランダムパターン発生器で発生されたテストパターン系
列を印加し、同時にそのときの試験対象からの応答出力
をデータ圧縮器によって圧縮し、その結果を確認するテ
スト手法である。このとき、使用するランダムパターン
発生器及びデータ圧縮器はリニアフィードバック・シフ
トレジスタによって実現することができる。
（実施例） 次にこの発明のテスト容易化回路で使用されるリニア
フィードバック・シフトレジスタによるランダムパター
ン発生器及びデータ圧縮器について説明する。
フィードバック・シフトレジスタによるランダムパター
ン発生器及びデータ圧縮器について説明する。
第14図はリニアフィードバック・シフトレジスタ（以
下、LFSR）によるランダムパターン発生器の一般的な構
成を示すブロック図である。図において、M1,M2,M3,…M
n−1,Mnはそれぞれ例えば１ビットのフリップフロップ
からなる記憶回路であり、EX1,EX2,EX3,…EXn−2,EXn−
１はそれぞれ排他的論理和回路である。上記複数個の記
憶回路M1,M2,M3,…Mn−1,Mnは、前段の出力（Q1,Q2,…Q
n−１）が後段に順次供給されるように縦列接続されて
いるとともに、任意段の出力（Q1,Q2,…Qn−1,Qn）が排
他的論理和回路を介して最前段の記憶回路M1に供給され
ている。なお、上記排他的論理和回路EX1,EX2,EX3,…EX
n−2,EXn−１の挿入位置はLFSRのビット長及び方式によ
って決定される。
下、LFSR）によるランダムパターン発生器の一般的な構
成を示すブロック図である。図において、M1,M2,M3,…M
n−1,Mnはそれぞれ例えば１ビットのフリップフロップ
からなる記憶回路であり、EX1,EX2,EX3,…EXn−2,EXn−
１はそれぞれ排他的論理和回路である。上記複数個の記
憶回路M1,M2,M3,…Mn−1,Mnは、前段の出力（Q1,Q2,…Q
n−１）が後段に順次供給されるように縦列接続されて
いるとともに、任意段の出力（Q1,Q2,…Qn−1,Qn）が排
他的論理和回路を介して最前段の記憶回路M1に供給され
ている。なお、上記排他的論理和回路EX1,EX2,EX3,…EX
n−2,EXn−１の挿入位置はLFSRのビット長及び方式によ
って決定される。
一方、LFSRによるデータ圧縮器の場合には、第15図の
ブロック図に示すように、第14図に示すランダムパター
ン発生器に対し、圧縮対象となる入力データ（P1〜Pn）
との間で排他的論理和をとるため、各記憶回路M1,M2,M
3,…Mn−1,Mnの前段に排他的論理和回路EX11,EX12,EX1
3,…EX1（ｎ−１）,EX1nが追加されている。なお、この
データ圧縮器の場合にも排他的論理和回路EX1,EX2,EX3,
…EXn−2,EXn−１の挿入位置はLFSRのビット長及び方式
によって決定される。
ブロック図に示すように、第14図に示すランダムパター
ン発生器に対し、圧縮対象となる入力データ（P1〜Pn）
との間で排他的論理和をとるため、各記憶回路M1,M2,M
3,…Mn−1,Mnの前段に排他的論理和回路EX11,EX12,EX1
3,…EX1（ｎ−１）,EX1nが追加されている。なお、この
データ圧縮器の場合にも排他的論理和回路EX1,EX2,EX3,
…EXn−2,EXn−１の挿入位置はLFSRのビット長及び方式
によって決定される。
次に、この発明のテスト容易化回路を、ディジタル集
積回路に実施した場合を第１図を用いて説明する。この
実施例のテスト容易化回路におけるテスト方式は、基本
的には次のような４つのテストモードと通常動作モード
との計５つの動作モードを持つ。そして、上記４つのテ
ストモードはモード設定用の３つの制御信号TEST,T1,T2
によって決定される。これら３つの制御信号と動作モー
ドとの関係は第２図に示す通りである。すなわち、制御
信号TESTが０レベルの場合は制御信号T1,T2のレベルに
かかわらずに通常動作モードとなる。制御信号TESTが１
レベルの場合はテストモードになり、制御信号T1,T2が
共に０レベルのときはスキャンテストモード、制御信号
T1が０レベルでT2が１レベルのときはコンパクトテスト
モード、制御信号T1が１レベルでT2が０レベルのときは
外部配線テストモード（入力）、制御信号T1,T2が共に
１レベルのときは外部配線テストモード（出力）とな
る。なお、これらの各モードについては後に詳細に説明
する。
積回路に実施した場合を第１図を用いて説明する。この
実施例のテスト容易化回路におけるテスト方式は、基本
的には次のような４つのテストモードと通常動作モード
との計５つの動作モードを持つ。そして、上記４つのテ
ストモードはモード設定用の３つの制御信号TEST,T1,T2
によって決定される。これら３つの制御信号と動作モー
ドとの関係は第２図に示す通りである。すなわち、制御
信号TESTが０レベルの場合は制御信号T1,T2のレベルに
かかわらずに通常動作モードとなる。制御信号TESTが１
レベルの場合はテストモードになり、制御信号T1,T2が
共に０レベルのときはスキャンテストモード、制御信号
T1が０レベルでT2が１レベルのときはコンパクトテスト
モード、制御信号T1が１レベルでT2が０レベルのときは
外部配線テストモード（入力）、制御信号T1,T2が共に
１レベルのときは外部配線テストモード（出力）とな
る。なお、これらの各モードについては後に詳細に説明
する。
第１図の実施例回路は上記スキャンテストモード及び
外部配線テストモードの状態に設定された場合の構成を
示しており、半導体集積回路10の内部にはランダム回路
（組み合わせ回路）11、複数個の記憶回路12及び複数個
の入出力回路13が設けられている。上記複数個の入出力
回路13は外部端子（図示せず）と集積回路内部との間で
データの授受を行うものであり、これら複数個の入出力
回路13及び複数個の記憶回路12は縦続接続され、バウン
ダリースキャン化されている。そして、バウンダリース
キャン化された最前段の入出力回路13にはシリアルデー
タSIが入力されるようになっており、最後段の入出力回
路13からはシリアルデータSOが出力されるようになって
いる。なお、上記半導体集積回路10には、前記３つの制
御信号TEST,T1,T2と上記シリアルデータSIの他に同期用
の３つのクロック信号ACK,BCK,CKが供給される。
外部配線テストモードの状態に設定された場合の構成を
示しており、半導体集積回路10の内部にはランダム回路
（組み合わせ回路）11、複数個の記憶回路12及び複数個
の入出力回路13が設けられている。上記複数個の入出力
回路13は外部端子（図示せず）と集積回路内部との間で
データの授受を行うものであり、これら複数個の入出力
回路13及び複数個の記憶回路12は縦続接続され、バウン
ダリースキャン化されている。そして、バウンダリース
キャン化された最前段の入出力回路13にはシリアルデー
タSIが入力されるようになっており、最後段の入出力回
路13からはシリアルデータSOが出力されるようになって
いる。なお、上記半導体集積回路10には、前記３つの制
御信号TEST,T1,T2と上記シリアルデータSIの他に同期用
の３つのクロック信号ACK,BCK,CKが供給される。
このような構成とすることにより、外部からのデータ
の設定、観測が可能となり、この半導体集積回路10をバ
ウンダリースキャン手法によってテストすることができ
る。
の設定、観測が可能となり、この半導体集積回路10をバ
ウンダリースキャン手法によってテストすることができ
る。
また、上記のようにバウンダリースキャン手法による
テストができることにより、第３図に示すように複数個
の半導体集積回路101 〜105 を相互に接続する外部配線
（例えば基板上の配線）もテストすることができる。こ
の外部配線テストモードは第２図に示すように入力モー
ドと出力モードとの２つがあり、上記２つの制御信号T
1,T2によって半導体集積回路101 を出力モードに、残り
の半導体集積回路102 〜105 を入力モードにそれぞれ設定
し、出力モードに設定された半導体集積回路101 からの
出力値を入力モードに設定された半導体集積回路102 〜1
05 におけるバウンダリースキャン化された最前段の入出
力回路13（第１図に図示）から読み込み、シリアルシフ
ト動作の後に最後段の入出力回路13から出力される値を
確認することにより外部配線のテストを行うことができ
る。
テストができることにより、第３図に示すように複数個
の半導体集積回路101 〜105 を相互に接続する外部配線
（例えば基板上の配線）もテストすることができる。こ
の外部配線テストモードは第２図に示すように入力モー
ドと出力モードとの２つがあり、上記２つの制御信号T
1,T2によって半導体集積回路101 を出力モードに、残り
の半導体集積回路102 〜105 を入力モードにそれぞれ設定
し、出力モードに設定された半導体集積回路101 からの
出力値を入力モードに設定された半導体集積回路102 〜1
05 におけるバウンダリースキャン化された最前段の入出
力回路13（第１図に図示）から読み込み、シリアルシフ
ト動作の後に最後段の入出力回路13から出力される値を
確認することにより外部配線のテストを行うことができ
る。
第４図の回路は上記コンパクトテストモードの状態に
設定された場合の構成を示している。図中、14は前記複
数個の記憶回路12の一部と複数個の入出力回路13の一部
とを用いて構成されたLFSRによるランダムパターン発生
器であり、15は前記複数個の記憶回路12の一部と複数個
の入出力回路13の一部とを用いて構成されたLFSRによる
データ圧縮器である。
設定された場合の構成を示している。図中、14は前記複
数個の記憶回路12の一部と複数個の入出力回路13の一部
とを用いて構成されたLFSRによるランダムパターン発生
器であり、15は前記複数個の記憶回路12の一部と複数個
の入出力回路13の一部とを用いて構成されたLFSRによる
データ圧縮器である。
このような構成において、ランダム回路（組み合わせ
回路）11には、LFSRによって構成されたランダムパター
ン発生器14から出力されるデータI1〜INが供給される。
また、ランダム回路11のパラレル出力データPO1〜PON及
び出力データO1〜ONはLFSRによって構成されたデータ圧
縮器15への入力データとなる。
回路）11には、LFSRによって構成されたランダムパター
ン発生器14から出力されるデータI1〜INが供給される。
また、ランダム回路11のパラレル出力データPO1〜PON及
び出力データO1〜ONはLFSRによって構成されたデータ圧
縮器15への入力データとなる。
このような回路構成をコンパクトテストモード時に再
構成することにより、従来のコンパクトテスト手法の問
題点を解消することができる。すなわち、コンパクトテ
ストの対象回路をランダム回路11に限定することができ
るため、故障検出率不足及びタイミング問題の発生を防
止することができる。
構成することにより、従来のコンパクトテスト手法の問
題点を解消することができる。すなわち、コンパクトテ
ストの対象回路をランダム回路11に限定することができ
るため、故障検出率不足及びタイミング問題の発生を防
止することができる。
ところで、上記のようなスキャンテスト及びコンパク
トテストを行うためには、前記複数個の記憶回路12及び
複数個の入出力回路13に特別な工夫が必要である。すな
わち、スキャンテストモードの際にはバウンダリー構造
を構成している入出力回路13内のデータのシフト可能な
記憶素子を、コンパクトテストモードの際には入力端
子、出力端子のそれぞれに応じてランダムパターン発生
器及びデータ圧縮器に再構成できる回路的な工夫が必要
である。同様に記憶回路12に関しては、スキャンテスト
モードの際にはデータのスキャンが可能なシフトレジス
タが構成でき、コンパクトテストモードの際には組み合
わせ回路部分の仮想入力端子（前記I1〜INの端子）にラ
ンダムパターンを供給するランダムパターン発生器を、
仮想出力端子（前記O1〜ONの端子）に出力値を圧縮する
ためのデータ圧縮器を再構成できる回路的な工夫が必要
である。
トテストを行うためには、前記複数個の記憶回路12及び
複数個の入出力回路13に特別な工夫が必要である。すな
わち、スキャンテストモードの際にはバウンダリー構造
を構成している入出力回路13内のデータのシフト可能な
記憶素子を、コンパクトテストモードの際には入力端
子、出力端子のそれぞれに応じてランダムパターン発生
器及びデータ圧縮器に再構成できる回路的な工夫が必要
である。同様に記憶回路12に関しては、スキャンテスト
モードの際にはデータのスキャンが可能なシフトレジス
タが構成でき、コンパクトテストモードの際には組み合
わせ回路部分の仮想入力端子（前記I1〜INの端子）にラ
ンダムパターンを供給するランダムパターン発生器を、
仮想出力端子（前記O1〜ONの端子）に出力値を圧縮する
ためのデータ圧縮器を再構成できる回路的な工夫が必要
である。
第５図は上記実施例回路で使用される記憶回路12の１
個の具体的構成を示す回路図である。図において、21〜
27はそれぞれ入力データＤ、入力データCSI、入力デー
タGSI、制御信号S2、制御信号S1、クロック信号CKもし
くはACK及びBCKが供給される入力ノード、28〜30はそれ
ぞれ出力データＱ、CSO及びGSOが出力される出力ノー
ド、31は排他的論理和回路、32〜34はそれぞれ２入力の
マルチプレクサ、35〜38はそれぞれＤ型のラッチ回路で
ある。上記マルチプレクサ32〜34はそれぞれ制御入力Ｓ
が１レベルのときにＡ入力をＺから出力し、ＳがＯレベ
ルのときにＢ入力をＺから出力する。また、上記ラッチ
回路35,37はそれぞれクロック入力Ｇが１レベルのとき
にはスルーモード、Ｇが０レベルのときにラッチモード
となり、残りのラッチ回路36,38はこれとは反対にクロ
ック入力Ｇが０レベルのときにスルーモードとなり、Ｇ
が１レベルのときにラッチモードとなる。
個の具体的構成を示す回路図である。図において、21〜
27はそれぞれ入力データＤ、入力データCSI、入力デー
タGSI、制御信号S2、制御信号S1、クロック信号CKもし
くはACK及びBCKが供給される入力ノード、28〜30はそれ
ぞれ出力データＱ、CSO及びGSOが出力される出力ノー
ド、31は排他的論理和回路、32〜34はそれぞれ２入力の
マルチプレクサ、35〜38はそれぞれＤ型のラッチ回路で
ある。上記マルチプレクサ32〜34はそれぞれ制御入力Ｓ
が１レベルのときにＡ入力をＺから出力し、ＳがＯレベ
ルのときにＢ入力をＺから出力する。また、上記ラッチ
回路35,37はそれぞれクロック入力Ｇが１レベルのとき
にはスルーモード、Ｇが０レベルのときにラッチモード
となり、残りのラッチ回路36,38はこれとは反対にクロ
ック入力Ｇが０レベルのときにスルーモードとなり、Ｇ
が１レベルのときにラッチモードとなる。
上記排他的論理和回路31には上記入力データＤ及び入
力データCSIが供給され、この排他的論理和回路31の出
力はマルチプレクサ32にＢ入力として供給される。この
マルチプレクサ32にはＡ入力として入力データCSIが供
給される。また、このマルチプレクサ32には制御入力Ｓ
として上記入力ノード24の制御信号S2が供給される。上
記マルチプレクサ32の出力はマルチプレクサ33にＡ入力
として供給される。このマルチプレクサ33にはＢ入力と
して上記入力データＤが供給される。また、このマルチ
プレクサ33には制御入力Ｓとして上記入力ノード25の制
御信号S1が供給される。上記マルチプレクサ33の出力は
ラッチ回路35にデータＤとして供給される。このラッチ
回路35にはクロック入力Ｇとして上記入力ノード26のク
ロック信号CKもしくはACKが供給される。上記ラッチ回
路35の出力はマルチプレクサ34にＢ入力として供給され
る。このマルチプレクサ34にはＡ入力として上記入力デ
ータGSIが供給される。また、このマルチプレクサ34に
は制御入力Ｓとして上記入力ノード25の制御信号S1が供
給される。上記マルチプレクサ34の出力はラッチ回路36
にデータＤとして供給される。このラッチ回路36にはク
ロック入力Ｇとして上記入力ノード26のクロック信号CK
もしくはACKが供給される。上記ラッチ回路36の出力は
出力ノード28から出力データＱとして出力される。
力データCSIが供給され、この排他的論理和回路31の出
力はマルチプレクサ32にＢ入力として供給される。この
マルチプレクサ32にはＡ入力として入力データCSIが供
給される。また、このマルチプレクサ32には制御入力Ｓ
として上記入力ノード24の制御信号S2が供給される。上
記マルチプレクサ32の出力はマルチプレクサ33にＡ入力
として供給される。このマルチプレクサ33にはＢ入力と
して上記入力データＤが供給される。また、このマルチ
プレクサ33には制御入力Ｓとして上記入力ノード25の制
御信号S1が供給される。上記マルチプレクサ33の出力は
ラッチ回路35にデータＤとして供給される。このラッチ
回路35にはクロック入力Ｇとして上記入力ノード26のク
ロック信号CKもしくはACKが供給される。上記ラッチ回
路35の出力はマルチプレクサ34にＢ入力として供給され
る。このマルチプレクサ34にはＡ入力として上記入力デ
ータGSIが供給される。また、このマルチプレクサ34に
は制御入力Ｓとして上記入力ノード25の制御信号S1が供
給される。上記マルチプレクサ34の出力はラッチ回路36
にデータＤとして供給される。このラッチ回路36にはク
ロック入力Ｇとして上記入力ノード26のクロック信号CK
もしくはACKが供給される。上記ラッチ回路36の出力は
出力ノード28から出力データＱとして出力される。
一方、上記ラッチ回路35の出力はラッチ回路37にデー
タＤとしても供給されている。このラッチ回路37にはク
ロック入力Ｇとして上記入力ノード27のクロック信号BC
Kが供給される。そして、このラッチ回路37の出力は出
力ノード29から出力データCSOとして出力される。
タＤとしても供給されている。このラッチ回路37にはク
ロック入力Ｇとして上記入力ノード27のクロック信号BC
Kが供給される。そして、このラッチ回路37の出力は出
力ノード29から出力データCSOとして出力される。
さらに、上記ラッチ回路36の出力はラッチ回路38にデ
ータＤとしても供給されている。このラッチ回路38には
クロック入力Ｇとして上記入力ノード27のクロック信号
BCKが供給される。そして、このラッチ回路38の出力は
出力ノード30から出力データGSOとして出力される。
ータＤとしても供給されている。このラッチ回路38には
クロック入力Ｇとして上記入力ノード27のクロック信号
BCKが供給される。そして、このラッチ回路38の出力は
出力ノード30から出力データGSOとして出力される。
このような構成でなる記憶回路12において、２つの入
力ノード24,25における制御信号S2,S1のレベルは、前記
３つの制御信号TEST,T1,T2に応じて、図示しない制御回
路に基づき設定されるものである。すなわち、例えば第
６図にまとめて示すように、前記制御信号TESTが０レベ
ルにされる通常動作モード時には一方の制御信号S1のみ
が０レベルに設定される。また、前記制御信号TESTが１
レベルにされるテストモード時で、２つの制御信号T1,T
2が共に０レベルに設定されるスキャンテストモードの
際には、制御信号S2,S1が共に１レベルに設定される。
さらに、テストモード時で、制御信号T1が０レベル,T2
が１レベルに設定されるコンパクトテストモードの際に
は、制御信号S2が１レベルに,S1が０レベルに設定され
る。
力ノード24,25における制御信号S2,S1のレベルは、前記
３つの制御信号TEST,T1,T2に応じて、図示しない制御回
路に基づき設定されるものである。すなわち、例えば第
６図にまとめて示すように、前記制御信号TESTが０レベ
ルにされる通常動作モード時には一方の制御信号S1のみ
が０レベルに設定される。また、前記制御信号TESTが１
レベルにされるテストモード時で、２つの制御信号T1,T
2が共に０レベルに設定されるスキャンテストモードの
際には、制御信号S2,S1が共に１レベルに設定される。
さらに、テストモード時で、制御信号T1が０レベル,T2
が１レベルに設定されるコンパクトテストモードの際に
は、制御信号S2が１レベルに,S1が０レベルに設定され
る。
次に上記のような構成の記憶回路12の動作を説明す
る。
る。
まず、制御信号S1のみが０レベルに設定される通常動
作モード時には、２個のマルチプレクサ33,34がそれぞ
れＢ入力をＺから出力する。このため、入力ノード21に
おける入力データＤは、ラッチ回路35及び36からなるマ
スタースレーブ型ラッチ構成によってラッチされた後、
出力ノード28から出力データＱとして出力される。
作モード時には、２個のマルチプレクサ33,34がそれぞ
れＢ入力をＺから出力する。このため、入力ノード21に
おける入力データＤは、ラッチ回路35及び36からなるマ
スタースレーブ型ラッチ構成によってラッチされた後、
出力ノード28から出力データＱとして出力される。
次に、制御信号S1及びS2が共に１レベルに設定される
スキャンテストモード時には、３個のマルチプレクサ3
2,33,34がそれぞれＡ入力をＺから出力する。このた
め、入力ノード22における入力データCSIは、ラッチ回
路35をマスター側及びラッチ回路37をスレーブ側とする
マスタースレーブ・ラッチ構成によりシフトされ、出力
ノード29から出力データCSOとして出力される。このシ
フト動作のためのシフトクロック信号としては、互いに
エッジが重ならない２つの入力ノード26,27におけるク
ロック信号ACK、BCKが使用される。さらにこのとき、入
力ノード23における入力データGSIは、ラッチ回路36を
マスター側及びラッチ回路38をスレーブ側とするマスタ
ースレーブ・ラッチ構成によりシフトされ、出力ノード
30から出力データGSOとして出力される。この場合も、
シフト動作のためのシフトクロック信号として互いにエ
ッジが重ならない２つのクロック信号ACK、BCKが使用さ
れる。すなわち、このテストモードの際には、この記憶
回路12で２つの入力データCSI、GSIのシフト動作が行わ
れる。
スキャンテストモード時には、３個のマルチプレクサ3
2,33,34がそれぞれＡ入力をＺから出力する。このた
め、入力ノード22における入力データCSIは、ラッチ回
路35をマスター側及びラッチ回路37をスレーブ側とする
マスタースレーブ・ラッチ構成によりシフトされ、出力
ノード29から出力データCSOとして出力される。このシ
フト動作のためのシフトクロック信号としては、互いに
エッジが重ならない２つの入力ノード26,27におけるク
ロック信号ACK、BCKが使用される。さらにこのとき、入
力ノード23における入力データGSIは、ラッチ回路36を
マスター側及びラッチ回路38をスレーブ側とするマスタ
ースレーブ・ラッチ構成によりシフトされ、出力ノード
30から出力データGSOとして出力される。この場合も、
シフト動作のためのシフトクロック信号として互いにエ
ッジが重ならない２つのクロック信号ACK、BCKが使用さ
れる。すなわち、このテストモードの際には、この記憶
回路12で２つの入力データCSI、GSIのシフト動作が行わ
れる。
制御信号S1が１レベル、S2が０レベルに設定されるコ
ンパクトテストモード時には、マルチプレクサ32がＢ入
力をＺから出力し、残り２個のマルチプレクサ33,34が
Ｂ入力をＺから出力する。このときは、入力ノード21,2
2における入力データＤ、CSIの排他的論理和が排他的論
理和回路31によって取られ、その後はラッチ回路35をマ
スター側及びラッチ回路37をスレーブ側とするマスター
スレーブ型ラッチ構成によりシフトされ、出力ノード29
から圧縮されたデータCSOとして出力される。さらに、
入力ノード23における入力データGSIは、ラッチ回路36
をマスター側及びラッチ回路38をスレーブ側とするマス
タースレーブ型ラッチ構成によりシフトされ、出力ノー
ド30から出力データGSOとして出力される。このとき、
このデータGSOの帰還経路に排他的論理和回路を挿入し
ておけば、この排他的論理和回路と上記ラッチ回路36,3
8からなるマスタースレーブ型ラッチ構成を使用してラ
ンダムパターンを発生させることができる。
ンパクトテストモード時には、マルチプレクサ32がＢ入
力をＺから出力し、残り２個のマルチプレクサ33,34が
Ｂ入力をＺから出力する。このときは、入力ノード21,2
2における入力データＤ、CSIの排他的論理和が排他的論
理和回路31によって取られ、その後はラッチ回路35をマ
スター側及びラッチ回路37をスレーブ側とするマスター
スレーブ型ラッチ構成によりシフトされ、出力ノード29
から圧縮されたデータCSOとして出力される。さらに、
入力ノード23における入力データGSIは、ラッチ回路36
をマスター側及びラッチ回路38をスレーブ側とするマス
タースレーブ型ラッチ構成によりシフトされ、出力ノー
ド30から出力データGSOとして出力される。このとき、
このデータGSOの帰還経路に排他的論理和回路を挿入し
ておけば、この排他的論理和回路と上記ラッチ回路36,3
8からなるマスタースレーブ型ラッチ構成を使用してラ
ンダムパターンを発生させることができる。
第７図は前記第１図中の複数個の記憶回路12の実際の
回路接続状態を示す回路図である。図中の各記憶回路12
−1,12−2,12−3,…12−Ｎはそれぞれ上記第６図に示す
ような内部構成にされており、これら複数個の記憶回路
は、後段の記憶回路の入力データCSI、GSIの各入力ノー
ドが、前段の記憶回路の出力データCSO、GSOの各出力ノ
ードに順次接続されるように縦列接続されている。
回路接続状態を示す回路図である。図中の各記憶回路12
−1,12−2,12−3,…12−Ｎはそれぞれ上記第６図に示す
ような内部構成にされており、これら複数個の記憶回路
は、後段の記憶回路の入力データCSI、GSIの各入力ノー
ドが、前段の記憶回路の出力データCSO、GSOの各出力ノ
ードに順次接続されるように縦列接続されている。
また、記憶回路の入力データＤの各入力ノードには入
力データD1,D2,D3,…Dnのそれぞれが独立に供給され、
各出力ノードの出力データはQ1,Q2,Q3,…QNとして独立
に出力される。また、記憶回路の制御信号S1の各入力ノ
ードどおしが並列に接続され、これら並列接続された入
力ノードには制御信号S1が供給される。同様に、記憶回
路の制御信号S2の各入力ノードどおしが並列に接続され
これら並列接続された入力ノードには制御信号S2が供給
される。同様に、記憶回路のクロック信号CK/ACKの各入
力ノードどおしが並列に接続されこれら並列接続された
入力ノードにはクロック信号CKもしくはACKが供給され
る。同様に、記憶回路のクロック信号BCKの各入力ノー
ドどおしが並列に接続されこれら並列接続された入力ノ
ードにはクロック信号BCKが供給される。そして、最前
段の記憶回路12−１の入力データCSIの入力ノードに
は、任意段の記憶回路の出力データどうしの排他的論理
和を取る排他的論理和回路41の出力もしくは集積回路外
部からの入力データESCIが供給される。さらに、最前段
の記憶回路12−１の入力データGSIの入力ノードには、
マルチプレクサ42を介して、任意段の記憶回路の出力デ
ータどうしの排他的論理和を取る排他的論理和回路43の
出力が供給される。上記マルチプレクサ42にはＡ入力と
して集積回路外部からの入力データEGCIが、Ｂ入力とし
て上記排他的論理和回路43の出力が供給される。このマ
ルチプレクサ42は、制御入力Ｓとして供給される制御信
号S3のレベルに応じて上記入力データEGCIと上記排他的
論理和回路43の出力とを選択し、最前段の記憶回路12−
１の入力データGSIの入力ノードに出力する。
力データD1,D2,D3,…Dnのそれぞれが独立に供給され、
各出力ノードの出力データはQ1,Q2,Q3,…QNとして独立
に出力される。また、記憶回路の制御信号S1の各入力ノ
ードどおしが並列に接続され、これら並列接続された入
力ノードには制御信号S1が供給される。同様に、記憶回
路の制御信号S2の各入力ノードどおしが並列に接続され
これら並列接続された入力ノードには制御信号S2が供給
される。同様に、記憶回路のクロック信号CK/ACKの各入
力ノードどおしが並列に接続されこれら並列接続された
入力ノードにはクロック信号CKもしくはACKが供給され
る。同様に、記憶回路のクロック信号BCKの各入力ノー
ドどおしが並列に接続されこれら並列接続された入力ノ
ードにはクロック信号BCKが供給される。そして、最前
段の記憶回路12−１の入力データCSIの入力ノードに
は、任意段の記憶回路の出力データどうしの排他的論理
和を取る排他的論理和回路41の出力もしくは集積回路外
部からの入力データESCIが供給される。さらに、最前段
の記憶回路12−１の入力データGSIの入力ノードには、
マルチプレクサ42を介して、任意段の記憶回路の出力デ
ータどうしの排他的論理和を取る排他的論理和回路43の
出力が供給される。上記マルチプレクサ42にはＡ入力と
して集積回路外部からの入力データEGCIが、Ｂ入力とし
て上記排他的論理和回路43の出力が供給される。このマ
ルチプレクサ42は、制御入力Ｓとして供給される制御信
号S3のレベルに応じて上記入力データEGCIと上記排他的
論理和回路43の出力とを選択し、最前段の記憶回路12−
１の入力データGSIの入力ノードに出力する。
ここで、上記複数個の記憶回路12−1,12−2,12−3,…
12−Ｎと排他的論理和回路41とは前記第４図中のLFSR構
成によるデータ圧縮器15を構成しており、記憶回路12−
1,12−2,12−3,…13−Ｎと排他的論理和回路43及びマル
チプレクサ42とは前記第４図中のLFSR構成によるランダ
ムパターン発生器14を構成している。なお、第７図にお
いて、排他的論理和回路41と43の挿入位置は、前記のよ
うにLFSRのビット長及び方式によって異なるものであ
る。
12−Ｎと排他的論理和回路41とは前記第４図中のLFSR構
成によるデータ圧縮器15を構成しており、記憶回路12−
1,12−2,12−3,…13−Ｎと排他的論理和回路43及びマル
チプレクサ42とは前記第４図中のLFSR構成によるランダ
ムパターン発生器14を構成している。なお、第７図にお
いて、排他的論理和回路41と43の挿入位置は、前記のよ
うにLFSRのビット長及び方式によって異なるものであ
る。
第８図は前記第１図中の複数個の各入出力回路13の一
具体例とその回路接続状態を示す回路図である。これら
各入出力回路13は、図示のように、前記クロック信号AC
Kで制御され、スキャン用データをラッチするＤ型のラ
ッチ回路51と、このラッチ回路51の出力を制御信号S11
に基づいて外部入力端子52に出力制御するトライステー
トバッファ53と、上記端子52に接続された入力バッファ
54と、前記クロック信号BCKで制御され、上記入力バッ
ファ54の出力データをラッチするＤ型のラッチ回路55
と、このラッチ回路55の出力データと他の入出力回路に
おけるラッチ回路55の出力データとの排他的論理和デー
タを得る排他的論理和回路56とから構成されている。な
お、上記排他的論理和回路56の挿入位置は、後述するよ
うに、これら複数個の入出力回路を用いてLFSR構成によ
るランダムパターン発生器を再構成する際にそのビット
長及び方式によって異なるが、図では全ての位置に挿入
した状態を示している。そして、上記排他的論理和回路
56の出力は、上記複数個の入出力回路13の最前段に設け
られたマルチプレクサ57にＡ入力として供給される。こ
のマルチプレクサ57にはＢ入力としてスキャン用入力デ
ータSCANINが供給され、さらにこのマルチプレクサ57に
は制御入力Ｓとして制御信号S12が供給される。
具体例とその回路接続状態を示す回路図である。これら
各入出力回路13は、図示のように、前記クロック信号AC
Kで制御され、スキャン用データをラッチするＤ型のラ
ッチ回路51と、このラッチ回路51の出力を制御信号S11
に基づいて外部入力端子52に出力制御するトライステー
トバッファ53と、上記端子52に接続された入力バッファ
54と、前記クロック信号BCKで制御され、上記入力バッ
ファ54の出力データをラッチするＤ型のラッチ回路55
と、このラッチ回路55の出力データと他の入出力回路に
おけるラッチ回路55の出力データとの排他的論理和デー
タを得る排他的論理和回路56とから構成されている。な
お、上記排他的論理和回路56の挿入位置は、後述するよ
うに、これら複数個の入出力回路を用いてLFSR構成によ
るランダムパターン発生器を再構成する際にそのビット
長及び方式によって異なるが、図では全ての位置に挿入
した状態を示している。そして、上記排他的論理和回路
56の出力は、上記複数個の入出力回路13の最前段に設け
られたマルチプレクサ57にＡ入力として供給される。こ
のマルチプレクサ57にはＢ入力としてスキャン用入力デ
ータSCANINが供給され、さらにこのマルチプレクサ57に
は制御入力Ｓとして制御信号S12が供給される。
このような構成において、通常動作モードの際には、
各入出力回路13内のトライステートバッファ53は制御信
号S11により高インピーダンス状態に設定される。従っ
て、各外部入力端子52に供給される入力データIN1,IN2,
IN3,…INNは各入出力回路13内の入力バッファ54を介し
て前記ランダム回路11（第１図に図示）に並列に供給さ
れる。
各入出力回路13内のトライステートバッファ53は制御信
号S11により高インピーダンス状態に設定される。従っ
て、各外部入力端子52に供給される入力データIN1,IN2,
IN3,…INNは各入出力回路13内の入力バッファ54を介し
て前記ランダム回路11（第１図に図示）に並列に供給さ
れる。
スキャンテストモードの際には、各入出力回路13内の
トライステートバッファ53は制御信号S11に基づいてラ
ッチ回路51の出力を入力バッファ54に供給し、マルチプ
レクサ57はＢ入力であるスキャン用入力データSCANINを
Ｚから出力するようにそれぞれ制御される。従って、こ
の場合には、スキャン用入力データSCANINが、各入出力
回路13内のラッチ回路51、トライステートバッファ53、
入力バッファ54及びラッチ回路55からなり、ラッチ回路
51をマスター側及びラッチ回路55をスレーブ側とするマ
スタースレーブ型ラッチ構成により順次シフトされ、最
後段の入出力回路（図中の右端）からスキャン出力デー
タSCANOUTとして出力される。
トライステートバッファ53は制御信号S11に基づいてラ
ッチ回路51の出力を入力バッファ54に供給し、マルチプ
レクサ57はＢ入力であるスキャン用入力データSCANINを
Ｚから出力するようにそれぞれ制御される。従って、こ
の場合には、スキャン用入力データSCANINが、各入出力
回路13内のラッチ回路51、トライステートバッファ53、
入力バッファ54及びラッチ回路55からなり、ラッチ回路
51をマスター側及びラッチ回路55をスレーブ側とするマ
スタースレーブ型ラッチ構成により順次シフトされ、最
後段の入出力回路（図中の右端）からスキャン出力デー
タSCANOUTとして出力される。
さらに、コンパクトテストモードの際には、各入出力
回路13内のトライステートバッファ53は制御信号S11に
基づいてラッチ回路51の出力を入力バッファ54に供給
し、マルチプレクサ57はＡ入力である排他的論理和回路
56の出力データを出力するようにそれぞれ制御される。
従って、この場合には、全体としてLFSR構成によりラン
ダムパターン発生器を再構成することになる。
回路13内のトライステートバッファ53は制御信号S11に
基づいてラッチ回路51の出力を入力バッファ54に供給
し、マルチプレクサ57はＡ入力である排他的論理和回路
56の出力データを出力するようにそれぞれ制御される。
従って、この場合には、全体としてLFSR構成によりラン
ダムパターン発生器を再構成することになる。
また、前記の外部配線テストモード（出力）の際に
は、予めシリアル動作によって各ラッチ回路51に任意の
値を設定しておき、その後、トライステートバッファ53
を介して外部入力端子52からデータを出力させることに
より、外部配線（図示せず）にデータを供給することが
できる。一方、前記の外部配線テストモード（入力）の
際には、外部配線（図示せず）からのデータを入力バッ
ファ54を介してラッチ回路55に供給し、記憶させ、この
後、シリアル動作によって順次読み出してデータを確認
することにより外部配線テストができる。
は、予めシリアル動作によって各ラッチ回路51に任意の
値を設定しておき、その後、トライステートバッファ53
を介して外部入力端子52からデータを出力させることに
より、外部配線（図示せず）にデータを供給することが
できる。一方、前記の外部配線テストモード（入力）の
際には、外部配線（図示せず）からのデータを入力バッ
ファ54を介してラッチ回路55に供給し、記憶させ、この
後、シリアル動作によって順次読み出してデータを確認
することにより外部配線テストができる。
第９図は前記第１図中の複数個の各入出力回路13の他
の具体例とその回路接続状態を示す回路図である。これ
ら各入出力回路13は、図示のように、スキャン用データ
が一方の入力として供給される排他的論理和回路61と、
上記スキャン用データがＡ入力として、上記排他的論理
和回路61の出力がＢ入力としてそれぞれ供給され、制御
信号S21に応じて入力を選択し、出力するマルチプレク
サ62と、前記クロック信号ACKで制御され、上記マルチ
プレクサ62の出力データをラッチするＤ型のラッチ回路
63と、このラッチ回路63の出力がＢ入力として、集積回
路内部で形成され集積回路外部に出力するための出力デ
ータOUT′がＡ入力としてそれぞれ供給され、制御信号S
22に応じて入力を選択し、出力するマルチプレクサ64
と、このマルチプレクサ64の出力を制御信号S23に基づ
いて外部出力端子65に出力制御するトライステートバッ
ファ66と、上記端子65に接続された入力バッファ67と、
前記クロック信号BCKで制御され、上記入力バッファ67
の出力データをラッチするＤ型のラッチ回路68と、この
ラッチ回路68の出力データと他の入力回路におけるラッ
チ回路68の出力データとの排他的論理和データを得る排
他的論理和回路69とから構成されている。そして、集積
回路内部で形成された出力データOUT′は、上記排他的
論理和回路61に他方の入力として供給されている。しか
し、最前段の入出力回路13（図中の左端）では、排他的
論理和回路61の一方の入力としてスキャン用データでは
なく、任意の入出力回路13内の排他的論理和回路69の出
力が供給される。なお、この場合にも、上記排他的論理
和回路69の挿入位置は、後述するように、これら複数個
の入出力回路を用いてLFSR構成によるデータ圧縮器を再
構成する際にそのビット長及び方式によって異なるが、
図では全ての位置に挿入した状態を示している。
の具体例とその回路接続状態を示す回路図である。これ
ら各入出力回路13は、図示のように、スキャン用データ
が一方の入力として供給される排他的論理和回路61と、
上記スキャン用データがＡ入力として、上記排他的論理
和回路61の出力がＢ入力としてそれぞれ供給され、制御
信号S21に応じて入力を選択し、出力するマルチプレク
サ62と、前記クロック信号ACKで制御され、上記マルチ
プレクサ62の出力データをラッチするＤ型のラッチ回路
63と、このラッチ回路63の出力がＢ入力として、集積回
路内部で形成され集積回路外部に出力するための出力デ
ータOUT′がＡ入力としてそれぞれ供給され、制御信号S
22に応じて入力を選択し、出力するマルチプレクサ64
と、このマルチプレクサ64の出力を制御信号S23に基づ
いて外部出力端子65に出力制御するトライステートバッ
ファ66と、上記端子65に接続された入力バッファ67と、
前記クロック信号BCKで制御され、上記入力バッファ67
の出力データをラッチするＤ型のラッチ回路68と、この
ラッチ回路68の出力データと他の入力回路におけるラッ
チ回路68の出力データとの排他的論理和データを得る排
他的論理和回路69とから構成されている。そして、集積
回路内部で形成された出力データOUT′は、上記排他的
論理和回路61に他方の入力として供給されている。しか
し、最前段の入出力回路13（図中の左端）では、排他的
論理和回路61の一方の入力としてスキャン用データでは
なく、任意の入出力回路13内の排他的論理和回路69の出
力が供給される。なお、この場合にも、上記排他的論理
和回路69の挿入位置は、後述するように、これら複数個
の入出力回路を用いてLFSR構成によるデータ圧縮器を再
構成する際にそのビット長及び方式によって異なるが、
図では全ての位置に挿入した状態を示している。
このような構成において、通常動作モードの際には、
各入出力回路13内のマルチプレクサ62はＡ入力である内
部の出力データOUT′を出力し、かつトライステートバ
ッファ66は制御信号S23に応じてこのマルチプレクサ62
の出力を端子65に供給する。従って、内部の出力データ
OUT′は端子65から集積回路の外部にデータOUTとして出
力される。
各入出力回路13内のマルチプレクサ62はＡ入力である内
部の出力データOUT′を出力し、かつトライステートバ
ッファ66は制御信号S23に応じてこのマルチプレクサ62
の出力を端子65に供給する。従って、内部の出力データ
OUT′は端子65から集積回路の外部にデータOUTとして出
力される。
スキャンテストモードの際に、各入出力回路13内で
は、マルチプレクサ62が制御信号S21に応じて前段の入
出力回路13からの出力であるスキャンデータを選択出力
する。また、マルチプレクサ62は制御信号S22に応じて
ラッチ回路63の出力を選択出力する。さらに、トライス
テートバッファ66は制御信号S23に応じてラッチ回路63
の出力を端子65に供給する。従って、この場合には、ス
キャン用入力データSCANINが、各入出力回路13内のマル
チプレクサ62、ラッチ回路63、マルチプレクサ64、トラ
イステートバッファ66、入力バッファ67及びラッチ回路
68からなり、ラッチ回路63をマスター側及びラッチ回路
68をスレーブ側とするマスタースレーブ型ラッチ構成に
より順次シフトされ、最後段の入出力回路（図中の右
端）からスキャン出力データSCANOUTとして出力され
る。
は、マルチプレクサ62が制御信号S21に応じて前段の入
出力回路13からの出力であるスキャンデータを選択出力
する。また、マルチプレクサ62は制御信号S22に応じて
ラッチ回路63の出力を選択出力する。さらに、トライス
テートバッファ66は制御信号S23に応じてラッチ回路63
の出力を端子65に供給する。従って、この場合には、ス
キャン用入力データSCANINが、各入出力回路13内のマル
チプレクサ62、ラッチ回路63、マルチプレクサ64、トラ
イステートバッファ66、入力バッファ67及びラッチ回路
68からなり、ラッチ回路63をマスター側及びラッチ回路
68をスレーブ側とするマスタースレーブ型ラッチ構成に
より順次シフトされ、最後段の入出力回路（図中の右
端）からスキャン出力データSCANOUTとして出力され
る。
さらに、コンパクトテストモードの際には、各入出力
回路13内では、マルチプレクサ62が制御信号S21に応じ
て排他的論理和回路61の出力を選択出力する。また、マ
ルチプレクサ62は制御信号S22に応じてラッチ回路63の
出力を選択出力する。さらに、トライステートバッファ
66は制御信号S23に応じてラッチ回路63の出力を端子65
に供給する。従って、この場合には、全体としてLFSR構
成によるデータ圧縮器を再構成することになる。
回路13内では、マルチプレクサ62が制御信号S21に応じ
て排他的論理和回路61の出力を選択出力する。また、マ
ルチプレクサ62は制御信号S22に応じてラッチ回路63の
出力を選択出力する。さらに、トライステートバッファ
66は制御信号S23に応じてラッチ回路63の出力を端子65
に供給する。従って、この場合には、全体としてLFSR構
成によるデータ圧縮器を再構成することになる。
また、前記の外部配線テストモード（出力）及び外部
配線テストモード（入力）の際は、第８図の回路の場合
と同様の方法により、それぞれ外部配線テストを行うこ
とができる。
配線テストモード（入力）の際は、第８図の回路の場合
と同様の方法により、それぞれ外部配線テストを行うこ
とができる。
第10図は前記第１図中の複数個の各入出力回路13のさ
ら他の具体例とその回路接続状態を示す回路図である。
この場合、各入出力回路13は外部入出力端子71に接続さ
れており、上記第８図の回路と上記第９図の回路との両
方を設けた構成になっている。そして、図中の上側の回
路部分が通常動作時にデータ入力用として使用され、テ
スト時にはバウンダリースキャン及びランダムパターン
発生のために使用される。さらに、図中の下側の回路部
分が通常動作時にデータ出力用として使用され、テスト
時にはデータ圧縮のために使用される。
ら他の具体例とその回路接続状態を示す回路図である。
この場合、各入出力回路13は外部入出力端子71に接続さ
れており、上記第８図の回路と上記第９図の回路との両
方を設けた構成になっている。そして、図中の上側の回
路部分が通常動作時にデータ入力用として使用され、テ
スト時にはバウンダリースキャン及びランダムパターン
発生のために使用される。さらに、図中の下側の回路部
分が通常動作時にデータ出力用として使用され、テスト
時にはデータ圧縮のために使用される。
［発明の効果］ 以上説明したようにこの発明によれば、試験対象とな
るディジタル集積回路の性質に影響されない自己テスト
可能なテスト容易化手法が実現できるディジタル集積回
路におけるテスト容易化回路を提供することができる。
るディジタル集積回路の性質に影響されない自己テスト
可能なテスト容易化手法が実現できるディジタル集積回
路におけるテスト容易化回路を提供することができる。
第１図はこの発明の一実施例回路をスキャンテストモー
ド及び外部配線テストモードの状態に設定した場合の構
成を示す回路図、第２図は上記実施例回路におけるモー
ド状態をまとめて示す図、第３図は上記実施例回路を外
部配線テストモードの状態に設定した場合の構成を示す
回路図、第４図は上記実施例回路をコンパクトテストモ
ードの状態に設定した場合の構成を示す回路図、第５図
は上記第１の実施例回路で使用される記憶回路のの具体
的構成を示す回路図、第６図は上記第５図回路の動作モ
ードをまとめて示す図、第７図は上記第１図の実施例回
路で使用される複数個の記憶回路の回路接続状態を示す
回路図、第８図は上記第１図の実施例回路で使用される
複数個の入出力回路の回路接続状態を示す回路図、第９
図は上記第１図の実施例回路で使用される上記とは異な
る複数個の入出力回路の回路接続状態を示す回路図、第
10図は上記第１図の実施例回路で使用される上記とは異
なる複数個の入出力回路の回路接続状態を示す回路図、
第11図はスキャンテスト手法を説明するための回路図、
第12図はコンパクトテスト手法を説明するための回路
図、第13図はバウンダリースキャン・テスト手法を説明
するための回路図、第14図はリニアフィードバック・シ
フトレジスタによるランダムパターン発生器の一般的な
構成を示すブロック図、第15図はLFSRによるデータ圧縮
器の一般的な構成を示すブロック図である。10 …半導体集積回路、11…ランダム回路（組み合わせ回
路）、12…記憶回路、13…入出力回路、14…ランダムパ
ターン発生器、15…データ圧縮器、31,41,43,56,61,69
…排他的論理和回路、32,33,34,42,57,62,64…マルチプ
レクサ、35,36,37,38,51,55,63,68…Ｄ型のラッチ回
路、52…外部入力端子、53,66…トライステートバッフ
ァ、54,67…入力バッファ、65…外部出力端子、71…外
部入出力端子。
ド及び外部配線テストモードの状態に設定した場合の構
成を示す回路図、第２図は上記実施例回路におけるモー
ド状態をまとめて示す図、第３図は上記実施例回路を外
部配線テストモードの状態に設定した場合の構成を示す
回路図、第４図は上記実施例回路をコンパクトテストモ
ードの状態に設定した場合の構成を示す回路図、第５図
は上記第１の実施例回路で使用される記憶回路のの具体
的構成を示す回路図、第６図は上記第５図回路の動作モ
ードをまとめて示す図、第７図は上記第１図の実施例回
路で使用される複数個の記憶回路の回路接続状態を示す
回路図、第８図は上記第１図の実施例回路で使用される
複数個の入出力回路の回路接続状態を示す回路図、第９
図は上記第１図の実施例回路で使用される上記とは異な
る複数個の入出力回路の回路接続状態を示す回路図、第
10図は上記第１図の実施例回路で使用される上記とは異
なる複数個の入出力回路の回路接続状態を示す回路図、
第11図はスキャンテスト手法を説明するための回路図、
第12図はコンパクトテスト手法を説明するための回路
図、第13図はバウンダリースキャン・テスト手法を説明
するための回路図、第14図はリニアフィードバック・シ
フトレジスタによるランダムパターン発生器の一般的な
構成を示すブロック図、第15図はLFSRによるデータ圧縮
器の一般的な構成を示すブロック図である。10 …半導体集積回路、11…ランダム回路（組み合わせ回
路）、12…記憶回路、13…入出力回路、14…ランダムパ
ターン発生器、15…データ圧縮器、31,41,43,56,61,69
…排他的論理和回路、32,33,34,42,57,62,64…マルチプ
レクサ、35,36,37,38,51,55,63,68…Ｄ型のラッチ回
路、52…外部入力端子、53,66…トライステートバッフ
ァ、54,67…入力バッファ、65…外部出力端子、71…外
部入出力端子。
Claims (4)
- 【請求項１】組み合わせ回路からなるランダム回路と、 複数個の内部記憶回路と、 それぞれが外部端子に接続され集積回路の外部との間で
データの授受を行う複数個の入出力回路とを具備し、 上記各内部記憶回路のそれぞれが、 第１の入力データ、第２の入力データ及び第３の入力デ
ータが供給される第１、第２及び第３の入力のノード
と、 第１の制御信号及び第２の制御信号が供給される第４及
び第５の入力のノードと、 第１のクロック信号及び第２のクロック信号が供給され
る第６及び第７の入力のノードと、 上記第１の入力データと上記第２の入力データとの排他
的論理和データを得る排他的論理和回路と、 上記第１の制御信号に応じて上記第２の入力データと上
記排他的論理和回路の出力データとから一方を選択して
出力する第１の選択回路と、 上記第２の制御信号に応じて上記第１の選択回路の出力
データと上記第１の入力データとから一方を選択して出
力する第２の選択回路と、 上記第２の選択回路の出力データを上記第１のクロック
信号に同期してラッチする第１のラッチ回路と、 上記第２の制御信号に応じて上記第３の入力データと上
記第１のラッチ回路の出力データとから一方を選択して
出力する第３の選択回路と、 上記第３の選択回路の出力データを上記第１のクロック
信号に同期してラッチし第１の出力データを発生する第
２のラッチ回路と、 上記第１のラッチ回路の出力データを上記第２のクロッ
ク信号に同期してラッチし第２の出力データを発生する
第３のラッチ回路と、 上記第２のラッチ回路の出力データを上記第２のクロッ
ク信号に同期してラッチし第３の出力データを発生する
第４のラッチ回路と、 上記第１の出力データ、第２の出力データ及び第３の出
力データを内部記憶回路の外部に出力する第１、第２及
び第３の出力ノードとから構成され、 上記第１、第２の制御信号及び第１、第２のクロック信
号に応じて上記複数個の入出力回路の動作を制御するこ
とにより、テスト時に上記複数個の内部記憶回路及び上
記複数個の入出力回路の一部もしくは全部を用いてリニ
アフィードバック・シフトレジスタ（LFSR）状のデータ
圧縮器及びリニアフィードバック・シフトレジスタ（LF
SR）状のランダムデータ発生器を形成してコンパクト・
テストを行い、かつ上記複数個の内部記憶回路及び上記
複数個の入出力回路を用いてバウンダリースキャン・テ
ストを行うことを特徴とするディジタル集積回路におけ
るテスト容易化回路。 - 【請求項２】前記複数個の内部記憶回路は、 後段の各第２の入力ノード及び各第３の入力ノードが前
段の各第２の出力ノード及び各第３の出力ノードに順次
接続されるように縦列接続され、 各第１の入力ノードには独立して各第１の入力データが
供給され、 各第４の入力ノードどおしが並列に接続されこれら並列
接続された第４の入力ノードには第１の制御信号が供給
され、 各第５の入力ノードどおしが並列に接続されこれら並列
接続された第５の入力ノードには第２の制御信号が供給
され、 各第６の入力ノードどおしが並列に接続されこれら並列
接続された第６の入力ノードには第１のクロック信号が
供給され、 各第７の入力ノードどおしが並列に接続されこれら並列
接続された第７の入力ノードには第２のクロック信号が
供給され、 最前段の内部記憶回路の第２の入力ノードには任意段の
内部記憶回路の各第２の出力ノードの排他的論理和信号
が帰還され、 最前段の内部記憶回路の第３の入力ノードには任意段の
内部記憶回路の各第３の出力ノードの排他的論理和信号
が帰還されてなることを特徴とする請求項１記載のディ
ジタル集積回路におけるテスト容易化回路。 - 【請求項３】前記各入出力回路のそれぞれが、 スキャン用データをラッチする第５のラッチ回路と、 上記第５のラッチ回路の出力を制御信号に基づいて外部
端子に出力する出力回路と、 上記外部端子に接続されこの外部端子のデータもしくは
上記出力回路の出力データをラッチする第６のラッチ回
路と、 排他的論理和回路とを具備し、 任意段の入出力回路内の上記排他的論理和回路にはその
入出力回路内の上記第６のラッチ回路の出力データと前
段の入出力回路内の排他的論理和回路で得られる排他的
論理和データとが供給され、この任意段の入出力回路内
の排他的論理和回路で得られる排他的論理和データが後
段の入出力回路内の排他的論理和回路に供給されている
ことを特徴とする請求項１記載のディジタル集積回路に
おけるテスト容易化回路。 - 【請求項４】前記各入出力回路のそれぞれが、 一方の入力端子にスキャン用データが供給される第１の
排他的論理和回路と、 第３の制御信号に応じて上記スキャン用データと上記第
１の排他的論理和回路の出力データとから一方を選択し
て出力する第４の選択回路と、 上記第４の選択回路の出力データをラッチする第７のラ
ッチ回路と、 第４の制御信号に応じて上記第７のラッチ回路の出力デ
ータと出力用データとから一方を選択して出力する第５
の選択回路と、 第５の制御信号に基づいて上記第５の選択回路の出力デ
ータを外部端子に出力する出力回路と、 上記外部端子に接続されこの外部端子のデータもしくは
上記出力回路の出力データをラッチする第８のラッチ回
路と、 第２の排他的論理和回路とを具備し、 任意段の入出力回路内の上記第２の排他的論理和回路に
はその入出力回路内の上記第８のラッチ回路の出力デー
タと前段の入出力回路内の排他的論理和回路で得られる
排他的論理和データとが供給され、この任意段の入出力
回路内の第２の排他的論理和回路で得られる排他的論理
和データが後段の入出力回路内の第２の排他的論理和回
路に供給されていることを特徴とする請求項１記載のデ
ィジタル集積回路におけるテスト容易化回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252185A JPH081457B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタル集積回路におけるテスト容易化回路 |
| US07/588,190 US5175494A (en) | 1989-09-29 | 1990-09-26 | Test simplifying circuit contained in digital integrated circuit |
| KR1019900015504A KR930007487B1 (ko) | 1989-09-29 | 1990-09-28 | 디지탈 집적회로에 있어서의 테스트 용이화 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1252185A JPH081457B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタル集積回路におけるテスト容易化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03115872A JPH03115872A (ja) | 1991-05-16 |
| JPH081457B2 true JPH081457B2 (ja) | 1996-01-10 |
Family
ID=17233678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1252185A Expired - Fee Related JPH081457B2 (ja) | 1989-09-29 | 1989-09-29 | ディジタル集積回路におけるテスト容易化回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5175494A (ja) |
| JP (1) | JPH081457B2 (ja) |
| KR (1) | KR930007487B1 (ja) |
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| JPS5988663A (ja) * | 1982-11-08 | 1984-05-22 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | 自己試験方法 |
| JPS61155878A (ja) * | 1984-12-21 | 1986-07-15 | プレッシー セミコンダクターズ リミテッド | 集積回路またはそれに関する改良 |
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| Publication number | Publication date |
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| KR910006735A (ko) | 1991-04-29 |
| JPH03115872A (ja) | 1991-05-16 |
| KR930007487B1 (ko) | 1993-08-11 |
| US5175494A (en) | 1992-12-29 |
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